KR910021043A - 아날로그/디지탈 및 디지탈/아날로그 신호처리기 및 그 처리 방법 - Google Patents

Abstract

내용 없음

Description

아날로그/디지탈 및 디지탈/아날로그 신호처리기 및 그 처리 방법

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제3도는 본 발명을 위해 아날로그-디지탈 신호처리기 첫번째 실시예 블록도표.

제4도는 제3도에서의 처리기와 호환적인 디지탈-아날로그 신호처리기의 블럭도표.

제5도는 오우버슈우트를 막는 본 발명을 의한 아날로그-디지탈 신호처리기의 두번째 블럭도표.

제6도는 제5도에서의 델타변조기에서 사용된 적분기의 상세한 도면.

제7도는 제5도에 도시된 증가/감소회로(214)의 세부도면.

제8도는 다른 두 실시예보다 큰 해상도를 갖는 아날로그-디지탈 신호처리기 세번째 실시예 블럭도표.

제9도는 제8도에 도시된 실시예의 추가성분과 함께 제8도에 도시된 속도제어회로의 세부도면.

Claims (25)

1. 디지탈 저장장치내에 한 아날로그 입력신호를 저장시키기 위한 신호처리기에 있어서, 회로가 입력신호에 결합되어 한 정량화 오류를 가지는 입력신호를 대표하는 다수비트의 첫번째 디지탈 자료를 발생시키기 위한 첫번째 아날로그/디지탈 변환기, 상기 정량화 오류를 대표하는 델타변조 디지탈자료를 발생 시키는 두번째 아날로그/디지탈 변환기, 첫번재 변화기 출력에서의 변화를 탐지하기 위하여 첫번째 디지탈자료에 결합된 세번째 회로, 그리고 세번째 회로에 의해 그 변환의 탐지에 응답하여 출력으로 첫번째 자료를 선택하며 그렇지 않으면 그 출력으로 델타변조자료를 선택하도록 결합된 멀티플렉서를 포함함을 특징으로 하는 아날로그/디지탈 및 디지탈/아날로그 신호처리기.
2. 제1항에 있어서, 처리기가 멀티플렉서와 두번째 변환기 출력 사이에 결합된 직렬/병렬 이동레지스터를 포함하며, 이동레지스터에 의한 출력의 병렬비트숫자는 첫번째 변환기 비스숫자와 동일함을 특징으로 하는 신호처리기.
3. 제1항에 있어서, 만약 변환기의 출력이 증가하였으면 델타 변조기를 제1 제한전압으로 강제하고 변환기의 출력이 감소하면 델타변조기를 제2 기준전압으로 강요하는 프리세트회로를 포함함을 특징으로 하는 신호처리기.
4. 제1항에 있어서, 첫번째 아날로그/디지탈 변환기가 제1 클럭속도로 동작하며 두번째 아날로그/디지탈 변환기는 제2클럭속도로 동작하고, 회로는 두 변환기의 출력을 동기화하기 위한 수단을 더욱 포함함을 특징으로 하는 신호처리기.
5. 제1항에 있어서, 델타변조기가 정량화 오류를 제2 크기와 비교시키는 비교기, 비교기의 출력에 응답하여 가변진폭 출력을 발생시키는 속도 제어회로, 그리고 제2 크기를 발생기키기 위해 속도제어회로의 출력을 적분시키는 가변속도 적분기를 포함함을 특징으로 하는 신호처리기.
6. 제5항에 있어서, 델타변조기가 가변속도 적분기 출력과 속도 제어회로의 출력을 첫번째 변환기 출력에서의 변화에 응답하여 일정한 바람직한 신호수준으로 사전에 세트시키기 위한 프리세트 수단을 더욱더 포함함을 특징으로 하는 신호처리기.
7. 제6항에 있어서, 델타변조기가 비교기의 출력에 응답하여 적분기기 적분하는 것을 멈추도록 하기 위한 표본 및 유지회로를 더욱더 포함함을 특징으로 하는 신호처리기.
8. 아날로그 입력신호를 디지탈 저장장치에 저장하기 위한 디지탈 자료로 변환시키기 위한 처리방법에 있어서, 정량화 오류를 갖는 입력 아날로그 레벨을 나타내는 첫번째 디지탈 자료의 순차적 세트를 아날로그 입력신호를 변환시키고, 정량화 오류를 나타내는 제2세트의 디지탈 자료를 발생시키며, 그리고 광학적 또는 자기적 저장장치중 하나인 매체상에 순차적 제1세트들 사이에 아무런 변환가 없으면 제2세트를 선택적으로 저장시키고 그렇지 않으면 제세트를 저장시키는 단계를 포함함을 특징으로 하는 처리방법.
9. 제8항에 있어서, 디지탈 광학적 저장시스템의 레이저를 저장하기 위한 수단을 더욱더 포함함을 특징으로 하는 처리방법.
10. 제8항에 있어서, 제2세트의 자료를 발생시킴이 델타변조에 의해 달성됨을 특징으로 하는 처리방법.
11. 제8항에 있어서, 각 세트의 자료가 일정한 비트숫자임을 특징으로 하는 처리방법.
12. 제10항에 있어서, 델타변조처리가 종합 크기를 발생시키기 위한 가변속도로 총합시키며, 정량화 오류 또는 총합된 크기 어느하나가 두번째 자료세트를 발생시키기 위해 다른 하나에 중심을 둔 윈도우내에 있는지를 결정하고, 그리고 적분속도를 조정하기 위한 두번째 자료 세트의 적어도 일부분에 응답하여 제어정보를 발생시키는 처리를 포함함을 특징으로 하는 처리방법.
13. 제12항에 있어서, 제어신호의 발생방법이 두번째 자료세트의 적어도 일부를 총합시킴을 특징으로 하는 처리방법.
14. 제13항에 있어서, 결정단계가 규칙적인 시간 간격으로 정량화 오류 또는 적분된 크기 어느 하나가 다른 하나의 윈도우 내에 있는 가를 시험하여 두번째 자료세트를 발생시키도록 함을 특징으로 하는 처리방법.
15. 제8항에 있어서, 첫번째 자료의 순차적 세트가 상이한 가를 결정하는 단계와 그와 같은 변화가 발생했는가를 나타내는 한 출력신호를 발생시키기 위한 단계를 더욱더 포함함을 특징으로 하는 처리방법.
16. 순차적 디지탈 포맷에 제시된 한 아날로그 신호를 변환시키기 위한 신호처리기에 있어서, 디지탈 포맷이 순차적으로 저장된 자료로서 첫번째 타입의 디지탈 자료순서로 이루어지며, 자료 및 표시기자료의 첫번째 타입 정량화 오류를 대표하는 두번째 타입의 디지탈 자료와 혼합된 한정량화 오류를 갖고 저장매체로부터의 순차적 자료가 첫번째 타입인지 혹은 두번째 타입인지를 나타내며, 이때의 회로가 첫번째 타입의 자료와 표시기자료에만 응답하는 첫번째 디지탈/아날로그 변환기, 두번째 출력과 표시기자료에 응답하는 두번째 디지탈/아날로그 변환기, 그리고 첫번째와 두번째 변환기에 응답하여 가산기의 출력이 저장된 아날로그 신호에 근접하게 되는 아날로그 가산기를 포함함을 특징으로 하는 신호처리기.
17. 제16항에 있어서, 첫번째와 두번째 타입의 자료세트가 예정된 비스숫자를 가지며, 그 회로가 병렬/직렬이동레지스터를 더욱 포함하며 두번째 자료를 직렬자료로 변환시키게 하고, 그리고 가산기가 적분기의 입력을 제1 변환기의 출력으로 가산시킴을 특징으로 하는 신호처리기.
18. 제17항에 있어서, 가변기는 가변속도 적분기이고 제2 변환기는 적분속도를 조정하기 위해 이동레지스터의 출력에 응답하는 속도제어회로를 포함함을 특징으로 하는 신호처리기.
19. 제18항에 있어서, 처리기가 속도제어회로를 사전에 세트시키기 위한 프리세팅수단을 포함하며, 적분기는 새로운 첫번째 자료타입세트에 대한 탐지에 응답함을 특징으로 하는 신호처리기.
20. 순차적 디지탈자료를 아날로그신호를 변환시키기 위한 방법에서, 디지탈자료는 아날로그 그 전압수준을 대표하는 첫번째 디지탈 자료를 포함하고, 이같은 첫번째 디지탈자료는 정량화 오류를 가지며 제2 디지탈자료는 정량화 오류를 아날로그 신호로 나타내고, 그와 같은 방법이 순차적 디지탈자료가 첫번째 디지탈자료인지 아니면 두번째 디지탈 자료인지를 결정하고, 첫번째 디지탈자료를 첫번째 디지탈자료에 응답하여 부분적 아날로그신호를 변환시키며, 두번째 디지탈자료를 정량화 오류신호내로 총합(intergrating)시키고, 그리고 부분적 아날로그신호와 정량화 오류신호를 총합시킴을 특징으로 하는 방법.
21. 제20항에 있어서, 순차적 자료가 세번째 타입의 자료를 더욱더 포함하며 이같은 자료가 전류자료가 첫번째 타입인지 아니며 두번째 타입인지를 나타냄을 특징으로 하는 방법.
22. 제21항에 있어서, 상기 총합방법이 정량화 오류신호가 두번째 크기의 윈도우내에 있는지 그렇지 않은지를 결정함을 더욱더 포함함을 특징으로 하는 방법.
23. 제22항에 있어서, 두번째 크기가 정량화 오류신호의 표본 추출되고 유지된 값을 포함함을 특징으로 하는 방법.
24. 제23항에 있어서, 두번째 크기가 수신된 제2 타입의 자료내 여러비트중 한 비트에 따라 변환하게 됨을 특징으로 하는 방법.
25. 제22항의 방법을 수행하기 위한 신호처리기.

    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.