KR910008256Y1 - Circuit for removing glitch using cmi type data transfer - Google Patents

Circuit for removing glitch using cmi type data transfer Download PDF

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이규석
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삼성전자 주식회사
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Abstract

내용 없음.No content.

Description

CMI방식의 데이터 전송시 글리치 제거회로Glitch elimination circuit for CMI data transmission

제1도는 본 고안에 따른 회로도.1 is a circuit diagram according to the present invention.

제2도는 본 고안에 따른 각부의 동작파형도.2 is an operation waveform diagram of each part according to the present invention.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

10 : CMI데이터 발생부 20 : 클럭발생부10: CMI data generator 20: clock generator

30 : 글리치 제거부 FF1-FF3 : 플립플롭30: glitch remover FF1-FF3: flip-flop

G1, G4 : 오아게이트 G2, G3 : 노아게이트G1, G4: Oagate G2, G3: Noagate

G5 : 익스크루시브 노아게이트G5: Exclusive Noah Gate

본 고안은 CMI(Coded Mark Inverasion; 이하 CMI라함) 방식의 데이터 전송회로에 관한 것으로서 특히 글러치(Glitch)가 발생하지 않는 CMI 방식의 데이터 전송회로에 관한 것이다.The present invention relates to a data transmission circuit of a Coded Mark Inverasion (CMI) method, and more particularly, to a data transmission circuit of a CMI method in which a glit does not occur.

일반적으로 CMI는 0를 -E에서 E로 극성변환(0, 1)에 대응시키고 1을 E상태(1, 1) 또는, -E상태(-1, -1)로 1타임 슬롯마다 교대로 대응시키는 부호변환 방식이다.In general, CMI corresponds to polarity transition (0, 1) from -E to E and 1 to E state (1, 1) or -E state (-1, -1) alternately every 1 time slot. It is a code conversion method.

그러므로 종래의 데이터 전송방법은 데이터 전송시 본래의 데이터 전송속도 보다 2배의 전송클럭으로 전송하여야 하는데 데이터 비트레이트(bit rate)와 같은 주기의 클럭을 전송 클럭으로 하여 데이터를 변환 전송함으로서 글러치가 발생되는 문제점이 있었다.Therefore, in the conventional data transmission method, data should be transmitted at a transmission clock twice as large as the original data transmission rate. Glitch is generated by converting and transmitting data using a clock having a period equal to the data bit rate as a transmission clock. There was a problem.

따라서 본 고안의 목적은 CMI코딩이 본래의 데이터 비트 레이트를 2배의 속도로 변환하여 글리치가 제거된 데이터를 출력할 수 있는 회로를 제공함에 있다.Accordingly, an object of the present invention is to provide a circuit capable of outputting data with glitch-free by CMI coding converting the original data bit rate at twice the speed.

이하 본 고안은 첨부된 도면을 참조하여 상세히 설명한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

제1도 본 고안에 따른 회로도로서 플립플롭(FF1-FF2) 오아게이트(G1, G4) 노아게이트(G2, G3)를 구성되어 데이터를 입력하여 클럭신호가 인가되면 CMI-코더를 발생하는 CMI데이터 발생부(10)와, 기본주파수를 입력하여 지연시킨후 2배의 기본주파수를 발생하는 클럭발생부(20)와, 상기 CMI코드 발생부(10)의 데이터를 입력하여 주파수제어부(20)의 2배의 기본주파수가 클럭으로 인가되어 글러치가 제거된 데이터를 출력하는 글리치 제거부(30)으로 구성된다.1 is a circuit diagram of a flip-flop (FF1-FF2) oragate (G1, G4) and oragate (G2, G3) for inputting data to generate a CMI-coder when a clock signal is applied. The generator 10, the clock generator 20 for generating the fundamental frequency twice after inputting the delayed fundamental frequency, and inputting the data of the CMI code generator 10 to the frequency controller 20 Two times the fundamental frequency is applied to the clock is composed of a glitch removal unit 30 for outputting the data is removed.

제2도는 본 고안에 따른 각부의 동작파형도이다.2 is an operation waveform diagram of each part according to the present invention.

상술한 구성에 의거 제2도를 참조하여 상세히 설명한다.Based on the above-mentioned configuration, it demonstrates in detail with reference to FIG.

입력단자(D)로 제2a도와 같은 데이터를 입력하는 플립플롭(FF1)은 제2b도와 같은 클럭이 인가되면 출력단자(Q)로 제2c도와 같은 신호와 출력단자로 제2d도와 같은 신호를 출력한다.The flip-flop FF1 for inputting data as shown in FIG. 2a to the input terminal D has the same signal as that shown in FIG. 2c as the output terminal Q when the clock shown in FIG. 2b is applied. Outputs a signal as shown in FIG.

상기 플립플롭(FF1)의 출력단자로 출력된 신호와 기본주파수(fo)을 입력하는 오아게이트(G1)는 논리 조합하여 클럭신호를 발생하여 플립플롭(FF2)의 클럭단자로 인가된다.Output terminal of the flip-flop FF1 The OR gate G1 for inputting the output signal and the fundamental frequency fo is generated by a logic combination to generate a clock signal and is applied to the clock terminal of the flip-flop FF2.

상기 오아게이트(G1)의 출력신호가 클럭신호가 인가되는 플립플롭(FF2)의 출력단자(Q)로 제2e도와 같은 신호를 출력한다.The output signal of the OR gate G1 outputs a signal as shown in FIG. 2E to the output terminal Q of the flip-flop FF2 to which the clock signal is applied.

상기 플립플롭(FF2)의 출력단자로 출력된 신호와 플립플롭(FF1)의로 출력된 신호를 입력하는 노아게이트(G2)는 논리 조합하여 제2f도와 같은 글리치가 발생된 신호를 출력한다.Output terminal of the flip-flop FF2 Signal and flip-flop (FF1) The NOA gate G2 for inputting the output signal is output in a glitch-like signal as shown in FIG.

상기 플립플롭(FF1)의 출력단자(Q1)로 출력되는 신호와 기본주파수(fo)를 입력하는 노아게이트(G3)는 논리조합하여 제2g도와 같은 신호를 출력한다. 상기 두개의 노아게이트(G3-G4)의 출력신호를 입력하는 오아게이트(G4)는 논리조합하여 제2h도와 같이 글리치가 발생된 CMI데이터를 출력하게 된다.The signal output to the output terminal Q1 of the flip-flop FF1 and the NOA gate G3 for inputting the fundamental frequency fo are logically combined to output a signal as shown in FIG. 2G. The OR gate G4 inputting the output signals of the two NOA gates G3-G4 is logically combined to output the CMI data generated by the glitch as shown in FIG. 2H.

또한 기본주파수(fo)를 입력하는 지연부(21)는 데이터를을 만족시켜 지연 출력한다. 여기서 twm은 플립플롭(FF3)의 허용가능한 클럭입력의 최소 펄스이며 td는 지연시간을 나타낸다. 상기 지연부(21)에서 지연된 데이터와 기본주파수(fo)을 입력하는 익스크루시브 노아게이트(G1)는 논리조합하여 제2i도와 같은 신호를 출력하게 된다.In addition, the delay unit 21 for inputting the fundamental frequency fo Satisfies the delay output. Where t wm is the minimum pulse of the allowable clock input of flip-flop FF3 and t d represents the delay time. The exclusive no-gate G1 for inputting the data delayed by the delay unit 21 and the fundamental frequency fo is logically combined to output a signal as shown in FIG. 2i.

상기 오아게이트(G4)의 출력데이터를 입력하는 플립플롭(FF3)은 상기 익스크루시브 오아게이트(G5)의 출력신호가 클럭단자로 인가되면 제2j도와 같이 글리치가 제거된 CMI데이터를 출력하게 된다.The flip-flop FF3 for inputting the output data of the oragate G4 outputs the CMI data from which the glitch has been removed as shown in FIG. 2j when the output signal of the exclusive oragate G5 is applied to the clock terminal. .

상술한 바와 같이 기본주파수의 2배의 클럭신호를 발행하여 글리치가 제거된 데이터를 얻을 수 있으므로 CMI-코더의 신뢰도 및 품질을 향상시킬 수 있는 잇점이 있다.As described above, since the clock signal having twice the fundamental frequency can be issued to obtain the glitch-free data, the reliability and quality of the CMI-coder can be improved.

Claims (1)

CMI방식의 데이터 전송회로의 CMI코더에 있어서, 데이터를 입력하고 기본주파수(fo)가 인가되어 글리치가 발생된 CMI데이터를 발생하는 CMI데이터 발생부(10)와, 기본주파수(fo)를 입력하여 데이터를 지연시킴으로서 2배의 기본주파수를 발생 출력하는 클럭발생부(20)와, 상기 CMI데이터 발생부(10)의 클럭신호를 입력하고 주파수 제어부(20)의 출력신호가 인가되어 글리치가 제어된 CMI데이터를 출력하는 글리치제거부(30)으로 구성됨을 특징으로 하는 회로.In the CMI coder of the CMI data transmission circuit, the data is inputted, and the CMI data generator 10 generating the CMI data having the glitch generated by applying the fundamental frequency fo and the fundamental frequency fo The clock generator 20 generates and outputs the fundamental frequency twice by delaying the data, and the clock signal of the CMI data generator 10 is input and the output signal of the frequency controller 20 is applied to control the glitch. Circuit comprising a glitch removal unit 30 for outputting the CMI data.
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