KR100526937B1

KR100526937B1 - Differential Code Generator

Info

Publication number: KR100526937B1
Application number: KR1019970068622A
Authority: KR
Inventors: 유연식
Original assignee: 서창전기통신 주식회사
Priority date: 1997-12-13
Filing date: 1997-12-13
Publication date: 2006-02-08
Also published as: KR19990049650A

Abstract

본 발명은 디퍼런셜 코드 발생기에 관한 것으로써, 입력주파수는 카운터의 클럭단자(1)에 입력되고 QD단자(6)는 카운터의 클럭단자(13)에 입력되며 QB단자(10)는 3-state buffer의 2번단자에 연결되고 QC단자(9)는 3-state buffer의 5번단자에 연결되고 클리어단자(2,12)는 상호접속되도록 구성되고, 데이터는 3-state buffer의 1번단자와 buffer의 1번단자에 접속되며 그 출력단은 3-state buffer의 4번단자에 연결되고 3-state buffer가 개방되었을 때 일정한 레벨을 유지하기 위한 풀업 저항(R1) 및 풀다운 저항(R2)과 3-state buffer의 출력단은 앤드게이트에 입력되며 그 출력값은 T F/F의 클럭단자(1)에 접속되도록 구성되고, 먼 곳으로부터의 전파를 수신하고 있을 때 수신 전계 강도가 수초에서 수분간의 간격으로 변동하는 페이딩 현상을 방지하고 특히 수신시 주파수 동기의 문제점을 해결하여 에러발생시 즉시 복구할 수 있으며, 복잡한 회로를 지양하여 간단한 회로만으로 정확한 통신을 구현할 수 있는 효과가 있다.The present invention relates to a differential code generator, in which the input frequency is input to the clock terminal 1 of the counter, the QD terminal 6 is input to the clock terminal 13 of the counter, and the QB terminal 10 is a 3-state buffer. It is connected to terminal 2 of, QC terminal (9) is configured to be connected to terminal 5 of 3-state buffer, and the clear terminals (2, 12) are interconnected, and data is composed of terminal 1 and buffer of 3-state buffer. It is connected to terminal 1 of, and its output terminal is connected to terminal 4 of 3-state buffer and pull-up resistor (R1) and pull-down resistor (R2) and 3-state to maintain a constant level when 3-state buffer is opened. The output terminal of the buffer is input to the AND gate, and its output value is configured to be connected to the clock terminal 1 of the TF / F, and the fading in which the received electric field intensity varies from several seconds to several minutes when receiving radio waves from a distant place. Prevents the problem and solves the problem of frequency synchronization As a result, it is possible to recover immediately when an error occurs, and it is effective to realize accurate communication with only a simple circuit by avoiding a complicated circuit.

Description

Differential code generator

본 발명은 디퍼런셜 코드 발생기에 관한 것으로써, 보다 상세하게는 무선통신에서 사용하는 코드중 하나인 디퍼런셜 코드를 발생 또는 엔코딩하는 디퍼런셜 코드 발생기에 관한 것이다. The present invention relates to a differential code generator, and more particularly to a differential code generator for generating or encoding a differential code, which is one of codes used in wireless communication.

메시지 신호를 표본화할 때 나이퀴스트율보다 좀더 빠르게 표본화시키면 결과적으로 인접하는 표본 사이의 상관 관계를 높혀주게 된다. 이러한 사실은 표본을 표준 PCM 방식으로 부호화한다면 결과적으로 부호화된 신호는 과잉한 정보를 포함하게 된다.When sampling message signals, sampling faster than the Nyquist rate results in higher correlation between adjacent samples. This fact means that if the sample is encoded using the standard PCM method, the resulting encoded signal will contain excess information.

이것은 변화가 거의 없는 공통된 신호부분까지 부호화한 결과로 생긴 과잉부호 할당을 의미하며 정보 전송에 있어서 꼭 필요하지 않는 신호부분이 부호화되어 있음을 나타낸다. 이 과잉한 정보를 부호화하기 전에 제거함으로써 더욱 효과적인 부호화를 얻는다. 즉 인접한 표본 펄스 사이의 차이만을 부호화하므로써 이와 같은 불필요한 정보를 배제할 수 있음과 동시에 상관이 높은 표본 사이의 차만을 양자화하고 부호화하므로써 효율화를 기대할 수 있다.This means that the over-signal assignment resulting from the encoding of the common signal part with little change, and the signal part which is not essential for information transmission, is encoded. More efficient encoding is obtained by removing this excess information before encoding. In other words, by only encoding the difference between adjacent sample pulses, such unnecessary information can be eliminated and efficiency can be expected by quantizing and encoding only the difference between samples having a high correlation.

이와 같이 특별히 어떤 시간까지 신호 크기의 변화 과정을 안다면 앞으로 변화될 신호 크기를 추론하는 것이 가능해진다. 이러한 과정을 예측이라 하는 데 이와 같은 예측 방법을 이용하여 표본 신호를 변조하는 방식이 차분 부호변조(DPCM:differential PCM)방식이다. 적응 델타 변조나 적응 차분 부호변조도 이 방식에 속한다.In this way, it is possible to deduce the magnitude of the signal to be changed in the future if the signal amplitude is changed by a certain time. This process is called prediction, and a method of modulating a sample signal using such a prediction method is differential code modulation (DPCM). Adaptive delta modulation or adaptive differential code modulation are also included in this scheme.

펄스 위상 변조 및 복조는 주로 디지탈 시스템 사이에 단선을 통하여 데이터를 전송하는데 사용되며, 본 발명은 디퍼런셜(differential) 코드에 관한 것이다. Pulse phase modulation and demodulation are mainly used to transfer data over a single wire between digital systems, and the present invention relates to differential codes.

디퍼런셜코드의 동작을 설명하면 다음과 같다.The operation of the differential code is as follows.

도 1에 도시된 바와 같이, 전송 선로로 부터 송신된 데이터 신호가 "111"이라고 가정하여 설명한다.As shown in Fig. 1, it is assumed that the data signal transmitted from the transmission line is " 111 ".

0은 동기 클럭과 동일한 주파수(즉, 2배의 baud rate)로 표현되며, 바로 앞단이 0이었으면 파형은 하이에서 로우로 표현되고 앞단 1이었으면 로우에서 하이로 표현된다.Zero is represented at the same frequency as the synchronous clock (i.e. twice the baud rate), with the waveform leading from high to low if the leading edge was zero and from low to high if it was leading one.

1은 동기 클럭의 반주파수(동일 baud rate)로 표현되며, 0과 마찬가지로 앞단이 0이었으면 파형은 하이로 표현되고 앞단이 1이었으면 로우로 레벨변화만 하도록 동작한다.1 is represented by the half frequency (same baud rate) of the synchronous clock. Like 0, the waveform is expressed as high when the leading edge is 0, and when the leading edge is 1, only the level changes to low.

즉, 0일 때는 동일 주파수를 출력하고 1일 때는 반주파수만을 출력하면서 교대로 보수화(complement)시키도록 작용한다.In other words, when it is 0, the same frequency is output, and when it is 1, only half frequency is output and it is alternately complemented.

종래의 디퍼런셜 코드 발생기는 경사 과부하 잡음이나 미소한 입력 변화에 의해 끊임없이 양자화 스텝의 변화가 생기는 그래뉼러 잡음(granular noise)이 발생하며, 회로의 복잡화에 따른 비용이 증대되는 문제점이 발생하고 있다. Conventional differential code generators generate granular noise in which the quantization step is constantly changed due to gradient overload noise or a slight input change, and the cost of the complexity of the circuit increases.

이에 본 발명은 이같은 문제점을 해결하기 위해 안출된 것으로서, 본 발명의 목적은 무선통신에서 사용하는 디퍼런셜 코드를 이용하여 각 비트당 반드시 1개 이상의 에지를 가지므로 데이터의 구분과 샘플링 및 동기화가 용이하며, 0은 1에 대하여 두배의 주파수를 가지므로 통신중 에러가 발생해도 즉시 복구가 가능하고, 회로를 몇 개의 소자만을 이용하여 기능을 수행할 수 있는 디퍼런셜 코드 발생기를 제공하는 데 있다.Accordingly, the present invention has been made to solve such a problem, and an object of the present invention is to easily distinguish data, to sample, and to synchronize data because each bit must have at least one edge by using a differential code used in wireless communication. Since 0 has twice the frequency of 1, it is possible to immediately recover even if an error occurs during communication, and to provide a differential code generator capable of performing a function using only a few devices.

본 발명의 또다른 목적은 외부클럭으로 동기하여 데이터를 출력하는 시스템이나 마이컴에 적용할 수 있는 디퍼런셜 코드 발생기를 제공하는 데 있다.Another object of the present invention is to provide a differential code generator applicable to a system or a microcomputer that outputs data in synchronization with an external clock.

상기의 목적을 달성하기 위한 본 발명은 입력주파수는 카운터의 클럭단자에 입력되고 QD단자는 카운터의 클럭단자에 입력되며 QB단자는 3-state buffer의 2번단자에 연결되고 QC단자는 3-state buffer의 5번단자에 연결되고 클리어단자는 상호접속되도록 구성되고, 데이터는 3-state buffer의 1번단자와 buffer의 1번단자에 접속되며 그 출력단은 3-state buffer의 4번단자에 연결되고 3-state buffer의 출력단은 앤드게이트에 입력되며 그 출력값은 T F/F의 클럭단자에 접속되도록 구성된 것을 특징으로 한다.According to the present invention for achieving the above object, the input frequency is input to the clock terminal of the counter, the QD terminal is input to the clock terminal of the counter, the QB terminal is connected to the second terminal of the 3-state buffer and the QC terminal is 3-state It is connected to terminal 5 of buffer and clear terminal is interconnected, data is connected to terminal 1 of 3-state buffer and terminal 1 of buffer and its output terminal is connected to terminal 4 of 3-state buffer. The output terminal of the 3-state buffer is input to the AND gate, and its output value is configured to be connected to the clock terminal of the TF / F.

이하 본 발명의 바람직한 실시예를 첨부도면을 참조로하여 상세히 설명한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.

본 발명에 따른 디퍼런셜 코드 발생기의 구성회로도가 도 2에 도시된 바와 같이, n×f0의 주파수를 입력받아 그 입력 주파수를 분주하여 2f0와 f0의 동기 주파수를 만드는 카운터(예: 74HC393)와 송신하려는 데이터(TXD)를 반전하는 버퍼(15)와 상기 카운터(11,12)에서 출력되는 2f0 및 f0의 동기 주파수를 교번스위칭하기 위한 3-state buffer(13,14)와 이 3-state buffer(13,14)가 개방되었을 때 일정한 레벨을 유지하기 위한 풀업 저항(R1) 및 풀다운 저항(R2)과 상기 저항과 연결된 3-state buffer(13,14)의 출력(3,6번 단자)을 논리곱하기 위한 앤드게이트(16)와 0일 경우는 2배의 주파수를 입력받고 1인 경우에는 동일 주파수를 입력받아 반주파수가 되는 새로운 코드를 생성하기 위한 T F/F(17)으로 구성되어 있다.As shown in FIG. 2, a configuration circuit diagram of the differential code generator according to the present invention receives a frequency of n × f0 and divides the input frequency to transmit a counter (for example, 74HC393) to create a synchronization frequency of 2f0 and f0. A buffer 15 for inverting the data TXD, a 3-state buffer 13 and 14 for alternately switching the synchronization frequencies of 2f0 and f0 output from the counters 11 and 12, and the 3-state buffer 13 Multiply the output (terminals 3 and 6) of the pull-up resistor (R1) and pull-down resistor (R2) and the 3-state buffer (13,14) connected by the resistor to maintain a constant level when the gate is opened. The AND gate 16 is configured to have a frequency twice as high as 0, and a TF / F 17 for generating a new code having a half frequency at the same frequency as 1.

이하에는 상기한 구성을 가지는 본 발명의 동작을 도 3를 참조하여 상세하게 설명한다.Hereinafter, the operation of the present invention having the above configuration will be described in detail with reference to FIG.

본 발명의 동작설명을 위해 송신하려는 데이터(TXD)가 "11001110100"으로 가정하여 서술한다.For the purpose of describing the operation of the present invention, it is assumed that data TXD to be transmitted is "11001110100".

카운터 393(11)는 클럭단자에 인가되는 n×f0의 주파수를 분주하여 2f0 및 f0의 동기 주파수를 만든다. 이 입력주파수(n×f0)가 높을수록 시스템의 정밀도가 높아지며 오차가 줄어들게 된다.The counter 393 (11) divides the frequency of n × f0 applied to the clock terminal to produce a synchronization frequency of 2f0 and f0. The higher this input frequency (n × f0), the higher the accuracy of the system and the less error.

송신하려는 데이터(TXD)는 버퍼(15)를 통과하면서 "00110001011"으로 반전되어 3-state buffer(14)의 4번단자에 입력된다(b파형).The data TXD to be transmitted is inverted to " 00110001011 " while passing through the buffer 15 and input to the fourth terminal of the 3-state buffer 14 (b waveform).

또한, TXD는 3-state buffer(13)의 1번단자에도 접속된다.TXD is also connected to terminal 1 of the 3-state buffer 13.

상기 카운터(12)에서 분주된 2f0는 QB단자(10번 단자)에서 추출하여 3-state buffer(13)의 2번단자에 입력된다(c파형).2f0 divided by the counter 12 is extracted from the QB terminal (terminal 10) and input to the second terminal of the 3-state buffer 13 (c waveform).

또한, 카운터(12)에서 분주된 f0는 QC단자(9번 단자)에서 추출하여 3-state buffer(14)의 5번단자에 입력된다(d파형).In addition, f0 divided by the counter 12 is extracted from the QC terminal (terminal 9) and input to the fifth terminal of the 3-state buffer 14 (d waveform).

최후의 주파수를 1/2f0라고 하면, 0일 경우에는 2배의 주파수를 입력하여야 하고 1일 경우에는 동일 주파수를 입력해 주어야 한다.If the last frequency is 1 / 2f0, if it is 0, twice the frequency should be input, and if it is 1, the same frequency should be input.

앤드게이트(16)의 입력단에는 3-state bufferd(13)의 1,2번단자에 입력된 TXD 및 2f0주파수를 교번스위칭하여 출력하는 3번단자에서 추출하고, 일정한 레벨을 유지하기 위한 풀업 저항(R1)과 연결하여 입력한다(e파형).The input terminal of the AND gate 16 has a pull-up resistor for extracting from the third terminal outputting alternately switching the TXD and 2f0 frequencies inputted to the first and second terminals of the 3-state bufferd 13, and maintaining a constant level ( Input in connection with R1) (e waveform).

상기 앤드게이트(16)의 다른 입력단에는 3-state buffer(14)의 4,5번단자에 입력된 반전된 TXD 및 f0주파수를 교번스위칭하여 출력하는 6번단자에서 추출하고, 일정한 레벨을 유지하기 위한 풀다운 저항(R2)과 연결하여 입력한다(f파형). The other input terminal of the AND gate 16 is extracted from terminal 6, which alternately switches and outputs the inverted TXD and f0 frequencies input to terminals 4 and 5 of the 3-state buffer 14, and maintains a constant level. Input in conjunction with the pull-down resistor (R2) for (f waveform).

이 풀업저항(R1) 및 풀다운 저항(R2)은 74HC125(3-state buffer)의 두 개의 3-state buffer(13,14)가 동시에 동작하는 것을 방지하고 하나가 개방되면 다른 하나는 단락되도록 제어하는 역할을 수행한다. This pull-up resistor (R1) and pull-down resistor (R2) prevents two 3-state buffers (13, 14) of 74HC125 (3-state buffer) from operating at the same time and controls one to be shorted when the other is open. Play a role.

앤드게이트(16)의 출력단(g파형)는 T F/F(17)의 클럭단자(1번 단자)에 입력되어 반주파수가 되는 새로운 코드가 생성된다(h파형).The output terminal (g waveform) of the AND gate 16 is input to the clock terminal (terminal 1) of the T F / F 17 to generate a new code that becomes half frequency (h waveform).

최후의 출력 주파수를 1/2f0라고 하면, 한 주기를 보수화하여 1/2f0가 되어야 하므로 출력단을 T F/F(17)을 사용하여 T F/F(17)의 입력 주파수를 f0가 되도록 한다. If the last output frequency is 1 / 2f0, one cycle must be complemented to be 1 / 2f0, so the output terminal is T F / F 17 so that the input frequency of T F / F 17 is f0.

이상에서와 같이 본 발명에 따른 디퍼런셜 코드 발생기에 의하면, 먼 곳으로부터의 전파를 수신하고 있을 때 수신 전계 강도가 수초에서 수분간의 간격으로 변동하는 페이딩 현상을 방지하고 특히 수신시 주파수 동기의 문제점을 해결하여 에러발생시 즉시 복구할 수 있으며, 복잡한 회로를 지양하여 간단한 회로만으로 정확한 통신을 구현할 수 있는 효과가 있다.As described above, the differential code generator according to the present invention prevents the fading phenomenon in which the received electric field strength fluctuates at intervals of several seconds to several minutes when receiving radio waves from a distant place, and particularly solves the problem of frequency synchronization during reception. It is possible to recover immediately when an error occurs, and it is effective to realize accurate communication with only a simple circuit by avoiding a complicated circuit.

도 1은 디퍼런셜 코드의 구성도.1 is a configuration diagram of a differential code.

도 2는 본 발명에 따른 디퍼런셜 코드 발생기의 구성회로도.2 is a circuit diagram of a differential code generator according to the present invention;

도 3는 본 발명에 따른 디퍼런셜 코드 발생기의 타이밍도.3 is a timing diagram of a differential code generator in accordance with the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for main parts of the drawings>

11, 12: 카운터 13, 14: 3-state buffer11, 12: Counter 13, 14: 3-state buffer

15: buffer 16: 앤드게이트15: buffer 16: endgate

17: T F/F17: T F / F

Claims

a counter which receives an input frequency of n × f0 and divides the input frequency to generate a synchronization frequency of 2f0 and f0;

A buffer 15 inverting the data to be transmitted and transferring the result to a 3-state buffer 13 and 14;

3-state buffers 13 and 14 for alternately switching the synchronization frequencies of 2f0 and f0 output from the counters 11 and 12;

In order to maintain a constant level when the 3-state buffers 13 and 14 are opened and to prevent two 3-state buffers 13 and 14 from operating simultaneously, the 3-state buffers 13 and 14 ) And a pull-down resistor R1 and a pull-down resistor R2 connected between the AND gate 16 described below;

An AND gate 16 for performing an AND operation on the outputs (terminals 3 and 6) of the 3-state buffers 13 and 14 connected to the pull-up resistor R1 and the pull-down resistor R2; And

In case of 0, T F / F (17) generates a new code that receives twice the frequency and in case of 1 receives the same frequency and becomes half frequency.

Differential code generator, characterized in that consisting of.

Where n is a natural number