KR100257372B1 - A restorative circuit of signal using differential code - Google Patents
A restorative circuit of signal using differential code Download PDFInfo
- Publication number
- KR100257372B1 KR100257372B1 KR1019970068617A KR19970068617A KR100257372B1 KR 100257372 B1 KR100257372 B1 KR 100257372B1 KR 1019970068617 A KR1019970068617 A KR 1019970068617A KR 19970068617 A KR19970068617 A KR 19970068617A KR 100257372 B1 KR100257372 B1 KR 100257372B1
- Authority
- KR
- South Korea
- Prior art keywords
- terminal
- signal
- frequency
- output
- reference frequency
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/004—Arrangements for detecting or preventing errors in the information received by using forward error control
- H04L1/0056—Systems characterized by the type of code used
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/027—Speed or phase control by the received code signals, the signals containing no special synchronisation information extracting the synchronising or clock signal from the received signal spectrum, e.g. by using a resonant or bandpass circuit
- H04L7/0278—Band edge detection
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Dc Digital Transmission (AREA)
Abstract
Description
본 발명은 디퍼런셜 코드를 이용한 신호복원회로에 관한 것으로써, 보다 상세하게는 무선통신에서 사용하는 코드중 하나인 디퍼런셜 코드를 이용하여 전송하고자 하는 데이터신호를 에러가 최소화된 동일한 데이터신호로 복구할 수 있는 디퍼런셜 코드를 이용한 신호복원회로에 관한 것이다.The present invention relates to a signal recovery circuit using a differential code, and more particularly, to recover a data signal to be transmitted using a differential code, which is one of codes used in wireless communication, to the same data signal with minimal error. The present invention relates to a signal recovery circuit using a differential code.
메시지 신호를 표본화할 때 나이퀴스트율보다 좀더 빠르게 표본화시키면 결과적으로 인접하는 표본 사이의 상관 관계를 높혀주게 된다. 이러한 사실은 표본을 표준 PCM 방식으로 부호화한다면 결과적으로 부호화된 신호는 과잉한 정보를 포함하게 된다.When sampling message signals, sampling faster than the Nyquist rate results in higher correlation between adjacent samples. This fact means that if the sample is encoded using the standard PCM method, the resulting encoded signal will contain excess information.
이것은 변화가 거의 없는 공통된 신호부분까지 부호화한 결과로 생긴 과잉부호 할당을 의미하며 정보 전송에 있어서 꼭 필요하지 않는 신호부분이 부호화되어 있음을 나타낸다. 이 과잉한 정보를 부호화하기 전에 제거함으로써 더욱 효과적인 부호화를 얻는다. 즉 인접한 표본 펄스 사이의 차이만을 부호화하므로써 이와 같은 불필요한 정보를 배제할 수 있음과 동시에 상관이 높은 표본 사이의 차만을 양자화하고 부호화하므로써 효율화를 기대할 수 있다.This means that the over-signal assignment resulting from the encoding of the common signal part with little change, and the signal part which is not essential for information transmission, is encoded. More efficient encoding is obtained by removing this excess information before encoding. In other words, by only encoding the difference between adjacent sample pulses, such unnecessary information can be eliminated and efficiency can be expected by quantizing and encoding only the difference between samples having a high correlation.
이와 같이 특별히 어떤 시간까지 신호 크기의 변화 과정을 안다면 앞으로 변화될 신호 크기를 추론하는 것이 가능해진다. 이러한 과정을 예측이라 하는 데 이와 같은 예측 방법을 이용하여 표본 신호를 변조하는 방식이 차분 부호변조(DPCM:differential PCM)방식이다. 적응 델타 변조나 적응 차분 부호변조도 이 방식에 속한다.In this way, it is possible to deduce the magnitude of the signal to be changed in the future if the signal amplitude is changed by a certain time. This process is called prediction, and a method of modulating a sample signal using such a prediction method is differential code modulation (DPCM). Adaptive delta modulation or adaptive differential code modulation are also included in this scheme.
펄스 위상 변조 및 복조는 주로 디지탈 시스템 사이에 단선을 통하여 데이터를 전송하는데 사용되며, 본 발명은 디퍼런셜(differential) 코드에 관한 것이다.Pulse phase modulation and demodulation are mainly used to transfer data over a single wire between digital systems, and the present invention relates to differential codes.
디퍼런셜코드의 동작을 도 1을 참조하여 설명하면 다음과 같다.The operation of the differential code is described with reference to FIG. 1 as follows.
디퍼런셜 코드의 구성도가 도 1에 도시된 바와 같이, 전송 선로로 부터 송신된 데이터 신호가 "111"이라고 가정하여 설명한다.As shown in FIG. 1, the configuration diagram of the differential code is assumed on the assumption that the data signal transmitted from the transmission line is " 111 ".
0은 동기 클럭과 동일한 주파수(즉, 2배의 baud rate)로 표현되며, 바로 앞단이 0이었으면 파형은 하이에서 로우로 표현되고 앞단 1이었으면 로우에서 하이로 표현된다.Zero is represented at the same frequency as the synchronous clock (i.e. twice the baud rate), with the waveform leading from high to low if the leading edge was zero and from low to high if it was leading one.
1은 동기 클럭의 반주파수(동일 baud rate)로 표현되며, 0과 마찬가지로 앞단이 0이었으면 파형은 하이로 표현되고 앞단이 1이었으면 로우로 레벨변화만 하도록 동작한다.1 is represented by the half frequency (same baud rate) of the synchronous clock. Like 0, the waveform is expressed as high when the leading edge is 0, and when the leading edge is 1, only the level changes to low.
즉, 0일 때는 동일 주파수를 출력하고 1일 때는 반주파수만을 출력하면서 교대로 보수화(complement)시키도록 작용한다.In other words, when it is 0, the same frequency is output, and when it is 1, only half frequency is output and it is alternately complemented.
종래의 신호복원회로는 수신된 데이터는 RF-모듈에서 만들어진 단일 펄스인 수신요구신호와 함께 들어오게 되지만, 이는 동기된 펄스열이 아니기 때문에 수신데이터의 시작을 알리는 역할만 수행함으로 수신단에서는 수신데이터를 계속적인 일련의 펄스열로 받아들여 처리할 수 밖에 없다. 즉, 수신단에서 정확한 동기주파수를 만들었다 해도 이는 송신단과는 별도의 펄스로서 어느정도의 시간 이후에는 오차가 생성되는 문제점이 발생하고 있다.In the conventional signal restoration circuit, the received data enters together with the reception request signal, which is a single pulse made by the RF module. However, since it is not a synchronized pulse train, it only serves to indicate the start of the reception data. It has no choice but to accept and process a series of pulse trains. That is, even if the receiving end has made the correct synchronization frequency, this is a separate pulse from the transmitting end, which causes a problem that an error is generated after a certain time.
이에 본 발명은 이같은 문제점을 해결하기 위해 안출된 것으로서, 본 발명의 목적은 수신데이터의 에지를 검출하여 시간적 오차를 수정하고, 송신된 데이터와 동일한 데이터로 복구하여 오차없는 안정된 데이터를 전송할수 있는 디퍼런셜 코드를 이용한 신호복원회로를 제공하는 데 있다.Accordingly, the present invention has been made to solve such a problem, and an object of the present invention is to detect the edge of the received data, to correct the temporal error, to restore the same data as the transmitted data, and to transmit the differential data without error. It is to provide a signal recovery circuit using a code.
상기의 목적을 달성하기 위한 본 발명은 무선통신에서 사용하는 코드신호를 수신하여 수신한 코드신호를 디코딩하고, 수신한 원래의 코드신호와 일치하는 신호로 복구하는 신호복원회로에 있어서, 입력신호와 입력신호를 적분한 파형을 배타적 논리합하여 적분기의 시정수에 해당하는 펄스를 입력신호의 에지에서 생성하고, 리시버의 동기클럭을 만드는 카운터를 클리어하는 데 이용하는 에지검출부와 입력주파수를 분주하여 기준주파수(f0)와 두 배의 기준주파수(2f0)를 생성하는 기준클럭 발생부와 기준클럭 발생부에서 생성된 주파수를 교번스위칭하여 0일 경우는 2배의 주파수를 입력받고 1인 경우에는 동일 주파수를 입력받아 반주파수가 되는 새로운 디퍼런셜코드를 생성하기 위한 코드발생부와 수신요구신호(DCD)를 송신할 때는 카운터가 클리어되지 않도록 하고, 수신할 때는 카운터를 클리어시키는 수신요구신호(DCD) 처리부와 두 배의 기준주파수를 이용하여 JK F/F에서 생성되는 새로운 기준주파수(f'0)을 만드는 샘플링 동기클럭 발생부와 기준클럭 발생부에서 생성된 기준주파수(f0)와 상기 샘플링 동기클럭 발생부에서 생성된 새로운 기준주파수(f'0)를 샘플링하여 입력신호와 일치하는 신호를 출력하기 위한 샘플링부로 구성된 것을 특징으로 한다.In order to achieve the above object, the present invention provides a signal recovery circuit for decoding a received code signal by receiving a code signal for use in wireless communication and restoring a signal corresponding to the received original code signal. By exclusively ORing the waveform integrating the input signal, the pulse corresponding to the time constant of the integrator is generated at the edge of the input signal, and the edge detector and the input frequency are used to clear the counter that makes the synchronous clock of the receiver. f0) and the reference clock generator that generates twice the reference frequency (2f0) and the frequency generated by the reference clock generator alternately switching to 0 if the input is twice the frequency and 1 if the same frequency The counter is cleared when a code generator and a receive request signal (DCD) are transmitted to generate a new differential code that is half frequency. A reception request signal (DCD) processing unit for clearing a counter when receiving, and a sampling synchronization clock generation unit for generating a new reference frequency (f'0) generated by JK F / F using a double reference frequency; And a sampling unit configured to sample a reference frequency f0 generated by the reference clock generator and a new reference frequency f'0 generated by the sampling sync clock generator to output a signal matching the input signal. .
도 1은 디퍼런셜 코드의 구성도.1 is a configuration diagram of a differential code.
도 2는 본 발명에 따른 디퍼런셜 코드를 이용한 신호복원회로의 구성을 보여주기 위한 회로도.2 is a circuit diagram showing the configuration of a signal recovery circuit using a differential code according to the present invention.
도 3은 본 발명에 따른 디퍼런셜 코드를 이용한 신호복원회로의 타이밍도.3 is a timing diagram of a signal recovery circuit using a differential code according to the present invention;
〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>
10: 에지검출부 20: 기준클럭 발생부10: edge detector 20: reference clock generator
30: 코드발생부 40: 수신요구신호 처리부30: code generation unit 40: reception request signal processing unit
50: 샘플링 동기클럭 발생부 60: 샘플링부50: sampling synchronization clock generating unit 60: sampling unit
이하 본 발명의 바람직한 실시예를 첨부도면을 참조로하여 상세히 설명한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
본 발명에 따른 디퍼런셜 코드를 이용한 신호복원회로의 전체적인 구성을 보여주기 위한 회로도가 도 2에 도시되어 있다.2 is a circuit diagram showing the overall configuration of a signal recovery circuit using a differential code according to the present invention.
도 2에 도시된 바와 같이, 본 발명은 에지검출부(10)와 기준클럭 발생부(20)와 코드발생부(30)와 수신요구신호(DCD) 처리부(40)와 샘플링 동기클럭 발생부(50)와 샘플링부(60)로 구성되어 있다.As shown in FIG. 2, the present invention provides an
에지검출부(10)는 입력된 신호를 반전시키는 인버터(15)와 반전된 신호를 재반전시키는 인버터(16)와 저항(R1)과 커패시터(C1)로 이루어진 적분기(17)와 적분기(17)를 통과한 신호를 반전시키는 인버터(18)와 상기 인버터(15)의 출력신호와 상기 인버터(18)의 출력신호를 배타적 논리합시키기 위한 배타적 오아게이트(19)로 구성되어 있다.The
기준클럭 발생부(20)는 높은 기준주파수를 이진카운터(21)의 클럭단자(1번단자)로 입력받아 QD단자(6번단자)의 출력을 클럭단자(13번단자)로 입력받아 QB단자(10번단자)에서는 2배의 기준주파수(2f0)를 출력하고 QC단자(9번단자)에서는 기준주파수(f0)를 출력하는 이진카운터(22)로 이루어져 있다.The
코드발생부(30)는 출력데이터를 반전시키기 위한 인버터(31)와 상기 이진카운터(22)의 QC단자(9번단자)에서 출력되는 기준주파수(f0)를 입력단에 연결되고 상기 인버터(31)의 출력신호를 버퍼단에 연결되는 3-state buffer(32)와 상기 이진카운터(22)의 QB단자(10번단자)에서 출력되는 2배의 기준주파수(2f0)를 입력단에 연결되고 출력데이터(TxD)를 버퍼단에 연결되는 3-state buffer(33)와 상기 3-state buffer(32,33)가 개방되었을 때 일정한 레벨을 유지하기 위한 풀업 및 풀다운저항(R2,R3)과 상기 3-state buffer(32,33)의 출력신호를 클럭단자(1번단자)에 연결하고 입력주파수를 반주파수의 새로운 코드를 생성하기 위한 JK F/F(34)으로 이루어져 있다.The
수신요구신호 처리부(40)는 수신요구신호를 반전시키기 위한 인버터(41)와 상기 인버터(41)의 출력신호와 상기 에지검출부(10)의 출력신호를 논리곱하여 그 출력값은 상기 이진카운터(21,22)의 클리어단자(2,12번단자)에 연결하는 앤드게이트(42)로 구성되어 있다.The reception request
샘플링 동기클럭 발생부(50)는 상기 이진카운터(22)의 QC단자(9번단자)에서 출력되는 기준주파수(f0)를 반전시키기 위한 인버터(51)와 상기 인버터(51)를 통과한 출력파형은 저항(R4)과 커패시터(C3)를 통과하면서 적분파형으로 변환하고 변환된 적분파형을 반전시키기 위한 인버터(52)와 상기 인버터(52)에서 출력되는 파형은 클리어단자(6번단자)에 연결하고, 상기 이진카운터(22)의 QB단자(10번단자)에서 출력되는 2배의 기준주파수(2f0)를 클럭단자(5번단자)에 연결하여 기준주파수(f0)를 발생시키기 위한 JK F/F(53)으로 이루어져 있다.The sampling synchronization
샘플링부(60)는 상기 이진카운터(22)에서 출력되는 기준주파수(f0)와 시리얼클럭(SCK)을 논리곱하기 위한 앤드게이트(61)와 위상을 지연시키기 위한 저항(R5)과 커패시터(C4)로 이루어진 적분기를 통과하고 지연된 신호를 D단자(2번단자)에 연결하고, 상기 JK F/F(53)에서 출력되는 파형은 클럭단자(3번단자)에 연결하여 복구된 신호를 발생하기 위한 D F/F(62)으로 구성되어 있다.The
이하에는 상기한 구성을 가지는 본 발명의 전체적인 동작을 도 3을 참조하여 상세하게 설명한다.Hereinafter, the overall operation of the present invention having the above-described configuration will be described in detail with reference to FIG.
본 발명에 따른 디퍼런셜 코드를 이용한 신호복원회로의 타이밍도가 도 3에 도시되어 있다.3 is a timing diagram of a signal recovery circuit using a differential code according to the present invention.
도 3에 도시된 바와 같이, 본 발명의 동작설명을 위해 송신하려는 데이터(TXD)가 "11001110100"으로 가정하여 서술한다.As illustrated in FIG. 3, it is assumed that data TXD to be transmitted is " 11001110100 " for explaining the operation of the present invention.
이진카운터(21)는 클럭단자에 인가되는 128×f0의 주파수를 분주하여 2f0 및 f0의 동기 주파수를 만든다. 이 입력주파수(128×f0)가 높을수록 시스템의 정밀도가 높아지며 오차가 줄어들게 된다.The
송신하려는 데이터(TXD)는 인버터(31)를 통과하면서 "00110001011"으로 반전되어 3-state buffer(32)의 버퍼단에 입력된다(b파형). 또한, TXD는 3-state buffer(13)의 입력단에도 접속된다.The data TXD to be transmitted is inverted to " 00110001011 " while passing through the
상기 이진카운터(22)에서 분주된 2f0는 QB단자(10번 단자)에서 추출하여 3-state buffer(33)의 입력단에 연결된다(c파형). 또한, 이진카운터(22)에서 분주된 f0는 QC단자(9번 단자)에서 추출하여 3-state buffer(32)의 입력단에 입력된다(d파형).The 2f0 divided by the
3-state buffer(32,33)의 출력파형은 일정한 레벨을 유지하기 위한 풀업 저항(R2)과 풀다운 저항(R3)에 연결하여 입력한다(e파형). 이 풀업저항(R1) 및 풀다운 저항(R3)은 3-state buffer의 두 개의 3-state buffer(32,33)가 동시에 동작하는 것을 방지하고 하나가 개방되면 다른 하나는 단락되도록 제어하는 역할을 수행한다.The output waveforms of the 3-
풀업저항(R1) 및 풀다운 저항(R3)를 통과한 파형은(e파형)는 JK F/F(34)의 클럭단자(1번 단자)에 입력되어 반주파수가 되는 새로운 코드가 생성되어 TX-모듈에 인가된다(f파형). 최후의 출력 주파수를 1/2f0라고 하면, 한 주기를 보수화하여 1/2f0가 되어야 하므로 출력단을 JK F/F(34)을 사용하여 JK F/F(34)의 클럭단자에 인가되는 주파수가 f0가 되도록 한다.The waveform (e waveform) passing through the pull-up resistor (R1) and pull-down resistor (R3) is input to the clock terminal (terminal 1) of the JK F /
RX-모듈에 인가된 파형(g파형)은 인버터(15)를 통과하면서 반전되고(h파형), 이 반전된 파형(h파형)과 반전된 파형을 지연시키기 위해 적분한 파형(j파형)을 배타적 논리합하면 적분기(17)의 시정수만큼의 펄스가 신호의 각 에지에서 발생하게 된다. 이 에지신호는 리시버의 동기클럭을 만드는 이진카운터(21,22)를 클리어하는 데 이용된다.The waveform (g waveform) applied to the RX module is inverted (h waveform) while passing through the
이진카운터(22)의 QC단자(9번단자)에서 출력되는 f0신호는 각 에지마다 클리어되므로써, 2f0의 클럭은 항상 존재하지만 f0의 클럭은 클리어신호가 한 주기이상 존재하지 않을 경우만 존재한다. 즉, f0신호가 하이로 되었다는 것은 입력신호가 하이인 것과 같은 의미이다.Since the signal f0 output from the QC terminal (terminal 9) of the
DCD신호는 하이일 때 송신으로 로우일 때 수신으로 약속하고, 이를 인버팅하여 송신일 때 앤드게이트(42)의 입력이 로우가 되도록 하면 송신중에는 이진카운터(22)가 클리어 되지 않으며, 수신시에는 앤드게이트(42)의 입력이 하이가 되므로 출력파형(t파형)은 RX-모듈입력의 에지펄스에 의해 출력되고, 이를 이진카운터(21,22)를 클리어하는 데 이용한다.If the DCD signal is promised to be transmitted when it is high and is received when it is low, and inverting it so that the input of the AND
입력데이터가 f0 bps로 수신되므로, 입력데이터의 샘플링은 f0주파수로 수행해야 되는데 이진카운터(22)의 f0주파수는 클리어되었으므로 QB단자(10번단자)에서 출력되는 2f0주파수를 이용하여 JK F/F(53)으로 두 배의 주파수를 가진 새로운 신호(f'0)를 발생시킨다(o파형).Since input data is received at f0 bps, sampling of input data should be performed at f0 frequency. Since f0 frequency of
JK F/F(53)에서 만들어진 새로운 신호(f'0)로 원래의 f0를 샘플링해야 되므로 새로운 신호(f'0)와 원래의 f0신호는 에지가 일치하여야 한다. 이를 위해서, f0신호의 폴링에지(falling edge)에서 새로운 클리어신호를 만들어서 JK F/F(53)의 클리어단자로 입력하면 된다(r파형).Since the original f0 needs to be sampled with the new signal f'0 generated by the JK F /
원래의 f0신호가 JK F/F(53)를 통과한 새로운 신호(f'0)보다 위상이 약간 빠르므로 원래의 f0신호를 약간 지연시켜주어야 한다. 이를 위해서, 저항(R5)과 커패시터(C4)로 이루어진 적분기를 통과시켜 적분기의 시정수만큼 지연된 신호(p파형)가 D F/F(62)의 D단자(2번단자)로 입력되고, 이를 새로운 신호(f'0)로 샘플링하여 최종출력을 만들게 된다.Since the original f0 signal is slightly out of phase with the new signal f'0 passing through the JK F /
이상에서와 같이, 본 발명에 의한 디퍼런셜 코드를 이용한 신호복원회로에 의하면, 실제 사용한 코딩방법은 디퍼런셜 코드이며, 이는 통신시 페딩현상을 방지하고 특히 수신시 주파수 동기의 문제점을 해결할 수 있고, 수신데이터의 에지를 검출하여 시간적 오차를 수정하고, 송신된 데이터와 동일한 데이터로 복구하여 오차없는 안정된 데이터를 전송할수 있는 효과가 있다.As described above, according to the signal restoration circuit using the differential code according to the present invention, the coding method actually used is the differential code, which can prevent the phenomenon of padding during communication and solve the problem of frequency synchronization during reception, By detecting the edge of the time correction, and correcting the temporal error, and restores the same data as the transmitted data has the effect that can transmit a stable data without error.
Claims (5)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019970068617A KR100257372B1 (en) | 1997-12-13 | 1997-12-13 | A restorative circuit of signal using differential code |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019970068617A KR100257372B1 (en) | 1997-12-13 | 1997-12-13 | A restorative circuit of signal using differential code |
Publications (2)
Publication Number | Publication Date |
---|---|
KR19990049645A KR19990049645A (en) | 1999-07-05 |
KR100257372B1 true KR100257372B1 (en) | 2000-05-15 |
Family
ID=19527286
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019970068617A KR100257372B1 (en) | 1997-12-13 | 1997-12-13 | A restorative circuit of signal using differential code |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100257372B1 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN114124283B (en) * | 2021-12-01 | 2023-11-03 | 岱昆半导体(上海)有限公司 | Single-wire communication method based on frequency coding |
-
1997
- 1997-12-13 KR KR1019970068617A patent/KR100257372B1/en not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR19990049645A (en) | 1999-07-05 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5093841A (en) | Clock acquisition in a spread spectrum system | |
US4052558A (en) | Data transmission system | |
KR100257372B1 (en) | A restorative circuit of signal using differential code | |
AU608724B2 (en) | Spare channel monitor circuit | |
US4675545A (en) | Wave shaping apparatus for eliminating pulse width distortion | |
JP3729366B2 (en) | Clock recovery circuit for packet FSK receiver | |
US4694257A (en) | Phase-coherent demodulation clock and data recovery | |
JP2003134098A (en) | Serial receiver | |
US5222102A (en) | Digital phased locked loop apparatus for bipolar transmission systems | |
JPS6222293B2 (en) | ||
US7136446B2 (en) | Method and apparatus for data and clock recovery in a biphase-coded data signal | |
KR100526937B1 (en) | Differential Code Generator | |
KR100224578B1 (en) | Method and apparatus for timing recovery using a digital phase locked loop | |
SU1363524A1 (en) | Receiver of phase=manipulated signals | |
JP2640909B2 (en) | Digital information transmission path abnormality detection method | |
JP2600575B2 (en) | Modem | |
KR910001163B1 (en) | Syncronizing signal generating circuit for digital data transmission system | |
JPH05122209A (en) | Closed area digital wired communication system | |
KR19990024395A (en) | Manchester signal detection and synchronization clock recovery | |
JPH01157142A (en) | Timing extraction device for cmi code transmission equipment | |
JPH01273461A (en) | Signal receiver | |
JPS62172832A (en) | Cmi code receiving circuit | |
JPH0137890B2 (en) | ||
JPS59125143A (en) | Asynchronous modulating and demodulating device | |
JPH05122210A (en) | Closed area digital wired communication system |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20100126 Year of fee payment: 11 |
|
LAPS | Lapse due to unpaid annual fee |