KR910006850A - Hdlc 콘트롤러의 초기화 및 피포처리 제어방법 - Google Patents
Hdlc 콘트롤러의 초기화 및 피포처리 제어방법 Download PDFInfo
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Abstract
내용 없음
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명에 적용되는 시스템도.
제3,4도는 HLDC 콘트롤러 송수신 패켓 흐름도.
Claims (1)
- 종합 정보 통신망에서 HDLC 콘트롤러 제어방법에 있어서, 초기화하는 초기화 과정과, 상기 초기화 과정실행후 내부 타이밍 모드를 세팅하는 세팅과정과, 상기 세팅과정에서 처리한 결과를 제어 레지스터로 옮기는 전송과정과, 상기 전송과정 완료후 송신모드에서 전송모드를 디스에이블하고 정보를 전송피포에 저장하는 제1과정과 상기 제1과정에서 저장되는 정보가 마지막 바이트인가를 체크하여 마지막일때 마지막에 따른 정보를 붙이는 제2과정과, 상기 제2과정에서 마지막에 따른 정보를 만든후 송신버퍼에 저장하고 전송 인에이블하는 제3과정과, 상기 제3과정 실행후 수신 모드에서 수신버퍼 상태를 읽어 마지막 바이트인가를 체킹하는 제1단계와, 상기 제1단계에서 마지막 바이트일때 리드한 수신버퍼값중 FCS가 양호 체킹하는 제2단계와, 상기 제2단계에서 FCS상태가 양호할때 수신정보(INFO)가 3바이트이상 수신했는가를 체크하여 3바이트일때 수신정보를 벨리드한 상태로 받아들이는 제3단계로 이루어짐을 특징으로 하는 방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019890013327A KR910006850A (ko) | 1989-09-12 | 1989-09-12 | Hdlc 콘트롤러의 초기화 및 피포처리 제어방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019890013327A KR910006850A (ko) | 1989-09-12 | 1989-09-12 | Hdlc 콘트롤러의 초기화 및 피포처리 제어방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR910006850A true KR910006850A (ko) | 1991-04-30 |
Family
ID=67661450
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019890013327A KR910006850A (ko) | 1989-09-12 | 1989-09-12 | Hdlc 콘트롤러의 초기화 및 피포처리 제어방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR910006850A (ko) |
-
1989
- 1989-09-12 KR KR1019890013327A patent/KR910006850A/ko not_active Application Discontinuation
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