KR910005789B1

KR910005789B1 - 비교회로

Info

Publication number: KR910005789B1
Application number: KR1019870010585A
Authority: KR
Inventors: 이치로 이시하라; 마사히데 아오야마
Original assignee: 가부시키가이샤 도시바; 아오이 죠이치
Priority date: 1986-09-26
Filing date: 1987-09-24
Publication date: 1991-08-03
Also published as: JPS6382119A; KR880004398A; US4814643A; JPH0464205B2

Abstract

내용 없음.

Description

비교회로

제1도는 다링톤접속된 바이폴라트랜지스터로 구성된 차동증폭기를 갖춘 종래 비교회로의 회로도.

제2도는 동작모우드설정회로를 구비한 본 발명의 제1실시예에 따른 비교회로의 회로도.

제3도는 제2도에 도시한 동작모우드설정회로에 사용되는 차동증폭기의 회로도.

제4도는 2입력신호가 모두 소정레벨이상일 경우 제2도에 도시한 비교회로의 등가회로도.

제5도는 본 발명의 다른 실시예에 따른 비교회로의 회로도.

* 도면의 주요부분에 대한 부호의 설명

DA, D1, D2 : 차동증폭기 A, B, C, CB, K : 정전류원

V1, V2 : 제1, 제2입력신호 Vcc : 전원단자

Vout : 출력전압 CMA, CM1-CM4 : 전류미러회로

Vref : 기준전압신호 E : 노아게이트

F : 인버터 G1, G2 : 전송게이트

[산업상의 이용분야]

본 발명은 다링톤접속된 바이폴라트랜지스터로 구성된 차동증폭기를 갖춘 비교회로에 관한 것이다.

[종래의 기술 및 그 문제점]

종래에는 예컨데 제1도에 도시한 바와같이 다링톤접속된 바이폴라 트랜지스터로 구성되는 차동증폭기를 갖춘 비교회로가 알려져 있는바, 이러한 비교회로는 다링톤접속된 PNP형 트랜지스터(Q01,Q03)와 다링톤 접속된 PNP형 트랜지스터(Q02,Q04)로 구성된 차동증폭기(DA)를 갖추고 있다. 여기서 상기 트랜지스터(Q01,Q02)의 에미터에는 전류(I1)를 공급하는 정전류원(A)이 접속되어 있으며, 또한 트랜지스터(Q03)의 에미터에는 정전류원(B)이, 트랜지스터(Q04)의 에미터에는 정전류원(C)이 각각 접속되어 있는데, 이들 정전류원(B,C)으로부터는 동일한 전류(I2)가 공급되어 비교회로의 오프셋이 적게 되도록 억압되고 있다.

한편, 상기한 트랜지스터(Q04)의 베이스에는 제1압력신호(V1)가 공급되고, 트랜지스터(Q03)의 베이스에는 제2입력신호(V2)가 공급된다. 또한, 트랜지스터(Q01,Q02)의 콜렉터에는 전류미러회로(CMA)를 구성하는 NPN형 트랜지스터(Q05) 및 NPN형 트랜지스터(Q06)의 콜렉터가 각각 접속되어 있으며, 상기 트랜지스터(Q05)의 콜렉터에는 NPN형 트랜지스터(Q07)의 베이스가 접속되어 있다. 이 트랜지스터(Q07)의 콜렉터는 부하저항(RL)을 통해 전원단자(Vcc)에 접속되어 있고, 또 그 에미터는 접지되어 있다.

상기한 구성의 비교회로는 제1입력신호(V1)와 제2입력신호(V2)를 비교하는 것인 바, 입력신호(V1)가 입력신호(V2)보다 큰 경우에는 트랜지스터(Q04)보다 트랜지스터(Q03)가 도통상태로 되기 때문에 트랜지스터(Q01)가 턴온상태로 되고, 트랜지스터(Q02)는 턴오프상태로 된다.

이 때문에 트랜지스터(Q06)에는 전류가 흐리지 않게 되므로, 트랜지스터(Q05,Q06)로 이루어진 전류미러회로(CMA)는 오프상태로 되어 트랜지스터(Q01)에 흐르는 전류는 트랜지스터(Q07)의 베이스로 흐르게 된다. 그결과 트랜지스터(Q07)가 턴온상태로 되므로 부하저항(RL)의 값을 적당한 값으로 설정하면 출력신호(Vout)의 전압값은 거의 접지레벨, 즉 ＂L＂레벨로 된다.

이와 달리, 입력신호(V1)가 입력신호(V2)의 값보다 작은 경우에는 트랜지스터(Q03)보다는 트랜지스터(Q04)쪽이 도통되기 때문에 트랜지스터(Q02)는 턴온, 트랜지스터(Q01)는 턴오프상태로 된다. 이 때문에 트랜지스터(Q06)에 전류가 흐르게 되며, 트랜지스터(Q05)는 트랜지스터(Q06)에 흐르는 전류와 동일한 량의 전류가 흐르게 된다. 그결과 트랜지스터(Q05)는 트랜지스터(Q07)의 베이스로 전류가 흐르는 것을 저지하게 되어 트랜지스터(Q07)가 턴오프상태로 되게 된다. 그에 따라 출력전압(Vout)은 부하저항(RL)에 의해 풀업되어 전원(Vcc)과 거의 동일한 값, 즉 ＂H＂레벨로 된다.

여기서, 입력신호(V1,V2)가 0[V]인 경우에도 입력신호(V1,V2)의 입력단이 다링톤접속으로 형성되어 있기 때문에 비교회로의 능동부하로 되어 있는 트랜지스터(Q05,Q06)는 정상적으로 동작할 수 있게 된다. 이 비교회로를 정상적으로 동작시킬 수 있는 입력신호의 전압범위의 하한은 -Vf로 된다. 여기서 Vf는 각 트랜지스터(Q01∼Q04)의 도통시 베이스와 에미터사이의 전압이다. 또한, 정전류원(A)이 정상적으로 동작하기 위해 필요한 정전류원(A)의 양단사이의 최소전압을 Vmin이라 하면, 입력신호(V1,V2)가 모드〈Vcc-Vmin-2Vf〉보다 큰 경우 정전류원(A)의 양단 사이의 전압은 Vmin보다 작아지게 되어 정전류원(A)은 정상적으로 동작할 수 없게 되며, 그에 따라 비교회로도 정상적으로 동작할 수 없게 된다. 즉, 비교회로가 정상적으로 동작하는 입력신호의 상한 VO는,

VO=Vcc-Vmin-2Vf로 된다.

또한, 한쪽의 입력이 〈Vcc-Vmin-2Vf〉보다 작은 경우 다른쪽의 입력신호상한은 Vcc로 된다. 이와같은 비교회로의 입력단을 다링톤접속으로 구성함으로써 입력신호의 하한은 -Vf까지 가능하게 되지만 그 상한은 〈Vcc-Vmin-2Vf〉로 제한되어 버리게 된다.

[발명의 목적]

본 발명은 상기한 점을 감안해서 발명된 것으로, 정상적으로 비교할 수 있는 입력신호의 범위를 충분히 넓게 취할 수 있도록 된 비교회로를 제공함에 그 목적이 있다.

[발명의 구성]

상기한 목적을 달성하기 위한 본 발명은, 제1 및 제2입력신호(V1,V2)와, 이 제1 및 제2입력신호(V1,V2)가 인가됨과 더불어 다링톤접속된 바이폴라트랜지스터를 갖추고 있는 제1 및 제2입력회로(Q1,Q3; Q2,Q4)로 구성된 차동증폭기(DA) 및, 상기 제1 및 제2입력신호(V1,V2)에 따라 동작되어 상기 제1 및 제2입력회로(Q1,Q3; Q2,Q4)의 초단에 위치하는 바이폴라트랜지스터의 베이스·에미터통로를 선택적으로 단락시켜 주는 동작모우드제어수단을 구비하여 구성된 것을 특징으로 한다.

[작용]

상기와 같이 구성된 본 발명은, 동작모우드제어회로에 의해 다링톤접속된 트랜지스터중 초단트랜지스터의 베이스와 에미터사이를 전기적으로 격리 및 접속시켜줌에 따라 입력신호레벨에 적합한 비교동작모우드를 실정하게 되기 때문에 광범위한 레벨의 입력신호를 비교할 수 있게 된다.

[실시예]

이하, 예시도면을 참조하여 본 발명의 1실시예를 상세히 설명한다.

제2도는 본 발명의 1실시예에 따른 비교회로의 회로구성을 도시한 것으로, 상기 비교회로의 차동증폭기(DA)는 다링톤접속된 PNP형 트랜지스터(Q1,Q3; 제1입력회로)와 다링톤접속된 PNP형 트랜지스터(Q2,Q4; 제2입력회로)로 구성되어 있다. 여기서 상기 트랜지스터(Q1,Q2)의 에미터와 전원단자(Vcc)사이에는 정전류원(A)이 설치되어 있는 바, 이 정전류원(A)에 의해 차동증폭기(DA)로 정전류(I1)가 공급되게 된다. 또한, 상기 트랜지스터(Q1,Q2)의 콜렉터는 전류미러회로(CM1)를 구성하는 NPN형 트랜지스터(Q5,Q6)를 통해 각각 접지되어 있다. 한편, 상기 트랜지스터(Q3,Q4)의 베이스로는 제2입력신호(V2) 및 제1입력신호(V1)가 각각 공급되고, 또 이들 트랜지스터(Q3,Q4)의 콜렉터는 접지되어 있다.

상기 트랜지스터(Q1,Q2)의 베이스에는 멀티콜렉터형 PNP형 트랜지스터(Q10)의 2개의 콜렉터가 접속되어 있고, 상기 트랜지스터(Q10)의 베이스는 트랜지스터(Q11)의 베이스에 접속되어 있는데, 이들 트랜지스터(Q10,Q11)에 의해 전류미러회로(CM2)가 구성되게 된다. 여기서 트랜지스터(Q10,Q11)의 에미터는 전원단자(Vcc)에 접속되고, 트랜지스터(Q11)의 콜렉터와 베이스는 서로 접속되어 있다.

상기 트랜지스터(Q11)의 콜렉터는 NPN형 트랜지스터(Q12)를 통해 접지되고, 이 트랜지스터(Q12)의 베이스는 NPN형 트랜지스터(Q13)의 베이스와 접속되어 있다. 또, 트랜지스터(Q13)의 베이스는 그 콜렉터에 서로 접속되어 있으며, 이들 트랜지스터(Q12,Q13)에 의해 전류미러회로(CM3)가 구성되게 된다. 그리고 상기 트랜지스터(Q13)의 콜렉터에는 정전류원(CB)을 통해 전원단자(Vcc)가 접속되어 있어 이 정전류원(CB)에 의해 정전류(2×I2)가 공급되게 된다.

여기서 상기 제1입력신호(V1)는 트랜지스터(Q4)의 베이스로 공급됨과 더불어 제1차동증폭기(D1)의 반전입력단자(-)로도 공급되고, 상기 제2입력신호(V2)는 트랜지스터(Q3)의 베이스와 제2차동증폭기(D2)의 반전입력단자(-)로 공급된다. 또한, 제1 및 제2차동증폭기(D1,D2)의 비반전입력단자(+)에는 트랜지스터(Q1∼Q4)의 도통시에 있어서의 베이스와 에미터사이의 전압(Vf)과 전압〈Vcc-Vmin-2Vf〉사이의 소정값으로 설정된 기준전압신호(Vref)가 공급된다. 이러한 제1 및 제2차동증폭기(D1,D2)의 출력단은 노아게이트(E)의 입력단에 접속되어 있으며, 그 노아게이트(E)의 출력은 저항(Rb)을 통해 NPN형 트랜지스터(Q14)의 베이스로 공급되고 있다. 이 트랜지스터(Q14)의 콜렉터에는 상기 정전류원 (CB)으로부터의 정전류(2×I2)가 공급되고, 또한 그 에미터는 접지되어 있다.

더욱이 상기 노아게이트(E)의 출력단자는 인버터(F) 및 N챈널형 MOS 트랜지스터(Q20,Q21)의 게이트에 접속되어 있으며, 또 인버터(F)의 출력은 P챈널형 MOS 트랜지스터(Q22,Q23)의 게이트로 공급되고 있다.

상기 N챈널형 MOS트랜지스터(Q20)와 P챈널형 MOS 트랜지스터(Q22)는 서로 병렬접속되어 있으며, 이들 트랜지스터(Q20,Q22)에 의해 CMOS형 제1전송게이트(G1)가 구성되게 되는데, 이 제1전송게이트(G1)의 일단은 상기 트랜지스터(Q4)의 베이스에 접속되고, 타단은 트랜지스터(Q2)의 베이스에 접속되어 있다. 한편, N챈널형 MOS 트랜지스터(Q21)와 P챈널형 MOS트랜지스터(Q23)도 서로 병렬접속되어 있고, 이들 트랜지스터(Q21,Q23)에 의해 CMOS형 제2전송게이트(G2)가 구성되게 되는데, 이 제2전송게이트(G2)의 일단은 트랜지스터(Q3)의 베이스에 접속되고, 타단은 상기 트랜지스터(Q1)의 베이스에 접속되어 있다. 또 NPN형 트랜지스터(Q6)와 함께 전류미러회로(CM1)를 구성하고 있는 NPN형 트랜지스터(Q5)의 콜렉터는 NPN형 트랜지스터(Q7)의 베이스에 접속되고, 이 트랜지스터(Q7)의 에미터는 접지되어 있으면서 그 콜렉터는 저항(RL)을 통해 전원단자(Vcc)에 접속되어 있는 바, 상기 저항(RL)과 트랜지스터(Q7)의 접속점에서 출력신호(Vout)가 출력되도록 되어 있다.

상기 제1 및 제2차동증폭기(D1,D2)의 각각은 예컨대 제3도에 도시한 바와같이 PNP형 트랜지스터(Q101,Q102)로 구성되게 되는바, 이들 트랜지스터(Q101,Q102)의 에미터는 서로 접속되어 정전류원(K)을 통해 전원단자(Vcc)에 접속되고, 상기 정전류원(K)으로부터의 정전류(I10)가 상기 트랜지스터(Q101,Q102)의 에미터로 공급되도록 되어 있다. 한편, NPN형 트랜지스터(Q103)와 NPN형 트랜지스터(Q104)는 전류미러회로(CM4)를 구성하고 있고, 이들 트랜지스터(Q103,Q104)는 상기 트랜지스터(Q101,Q102)로 이루어지는 차동증폭기의 능동부하로서 작용하게 된다. 또, 상기 트랜지스터(Q104)의 콜렉터는 저항(Rd)을 통해 전원단자(Vcc)에 접속되고, 그 에미터는 접지되어 있다. 그리고, 상기 차동증폭기(D1,D2)의 출력신호(Vout)는 저항(Rd)과 트랜지스터(Q104)의 콜렉터와의 접속점으로부터 출력되도록 되어 있다.

상기 트랜지스터(Q101)의 베이스는 차동증폭기(D1,D2)의 반전입력단자로 되어 상기 제1 또는 제2입력신호(V1,V2)가 공급된다. 또, 트랜지스터(Q102)의 베이스는 차동증폭기(D1,D2)의 비반전입력단자로 되어 기준전압신호(Vref), 즉 Vf와 〈Vcc-Vmin-2Vf〉의 사이의 전압값이 공급된다.

다음에 제2도에 도시한 바와같이 구성된 비교회로의 동작을 설명한다.

입력신호(V1,V2)의 전압값이 모두 기준전압신호(Vref)보다도 작은 경우에는 제1 및 제2차동증폭기(D1,D2)의 출력전압이 모두 ＂H＂레벨로 되어 노아게이트(E)의 출력전압은 ＂L＂레벨로 된다. 그결과 트랜지스터(Q14)는 턴오프상태로 되고, 트랜지스터(Q10,Q11)로 이루어진 전류미러회로(CM2)와 정전류원(CB)에 의해 트랜지스터(Q3,Q4)의 에미터로는 각각 전류(I2)가 공급된다. 또한, 트랜지스터(Q20,Q22)로 이루어진 CMOS형의 전송게이트(G1) 및 트랜지스터(Q21,Q22)로 이루어진 CMOS형의 전송게이트(G2)가 동시에 턴오프상태로 되어 트랜지스터(Q4,Q3) 각각의 베이스와 에미터사이는 전열된 상태로 된다. 즉, 이 경우 제2도에 도시한 비교회로는 제1도에서 설명한 바와 같은 다링톤접속된 차동트랜지스터쌍을 갖춘 비교회로로서 동작하게 된다.

그리고, 입력신호(V1)의 전압값이 기준전압신호(Vref)이 전압값보다도 크고, 입력신호(V2)의 전압값이 기준전압신호(Vref)보다도 작은 경우에는 차동증폭기(D1)의 출력은 ＂L＂레벨, 차동증폭기(D2)의 출력은 ＂H＂레벨로 된다. 그결과 노아게이트(E)의 출력은 ＂L＂레벨로 되어 제2도에 도시한 비교회로는 상기한 바와 마찬가지로 입력단이 다링톤접속된 트랜지스터쌍을 구비한 비교회로로서 동작하게 된다.

또, 입력신호(V1)가 기준전압신호(Vref)이 전압값보다도 작고, 입력신호(V2)가 기준전압신호(Vref)의 전압값보다도 큰 경우에는 차동증폭기(D1)의 출력은 ＂H＂레벨, 차동증폭기(D2)의 출력은 ＂L＂레벨로 된다. 이 결과 노아게이트(E)의 출력은 ＂L＂레벨로 되어 제2도에 도시한 비교회로는 이 경우에도 다링톤접속의 차동트랜지스터쌍을 구비한 비교회로로서 동작하게 된다.

한편, 입력신호(V1,V2)가 모두 기준전압신호(Vref)의 전압값보다 큰 경우, 차동증폭기(D1,D2)의 출력은 모두 ＂L＂레벨로 됨에 따라 노아게이트(E)의 출력이 ＂H＂레벨로 되고, 이＂H＂레벨의 출력이 저항(Rb)을 통해 트랜지스터(Q14)의 베이스에 인가됨으로써 트랜지스터(Q14)가 턴온상태로 된다. 이 결과, 트랜지스터(Q12,Q13)의 베이스전위가 거의 접지레벨로 되어 상기 트랜지스터(Q12,Q13)가 턴오프상태로 되고, 상기 트랜지스터(Q12)가 턴오프상태이므로 상기 트랜지스터(Q12)와 직렬접속된 트랜지스터(Q11) 및 이 트래지스터(Q11)와 함께 전류미리회로를 구성하는 트랜지스터(Q10)도 턴오프상태로 된다. 여기서 상기 트랜지스터(Q10)가 턴오프상태로 되어 있기 때문에 다링톤접속의 초단의 트랜지스터인 트랜지스터(Q3,Q4)의 에미터에 전류(I2)가 흐르지 않게 된다.

한편, 노아게이트(E)의 출력이 ＂H＂레벨이므로 제1전송게이트(G1)를 구성하는 트랜지스터(Q20,Q22)와 제2전송게이트(G2)를 구성하는 트랜지스터(Q21,Q23)가 모두 턴온상태로 되고, 이에 따라 제1 및 제2전송게이트(G1,G2)의 도통저항(Ron)을 매개로 트랜지스터(Q3,Q4)의 베이스·에미터간이 단락되어 다링톤접속의 초단의 트랜지스터인 트랜지스터(Q3,Q4)가 턴오프상태로 된다. 또한 동일한 도통저항(Ron)을 매개로 입력신호(V1,V2)가 트랜지스터(Q1,Q2)의 베이스에 각각 인가된다.

따라서 입력신호(V1,V2)의 전압값이 모두 기준전압(Vref)보다 큰 경우, 다링톤접속된 차동트랜지스터쌍을 구비한 제2도의 비교회로는 제4도에 나타낸 바와같은 단일의 차동트랜지스터쌍을 구비한 비교회로로서 동작하게 된다.

이와 같은 하나의 차동트랜지스터쌍을 구비한 비교회로가 동작가능한 입력신호의 상한(VO)는 〈Vcc-Vmin-Vf〉로 되어 종래의 비교회로보다도 입력신호의 동작범위가 Vf만큼 향상되게 된다.

즉, 제2도에 도시한 비교회로에서는 입력신호(V1,V2)중 적어도 한쪽이 기준전압신호(Vref)의 전압값보다도 작은 경우에 다링톤접속된 차동트랜지스터쌍을 구비한 비교회로로서 동작하게 되고, 입력신호(V1,V2)가 모두 기준전압신호(Vref)의 전압값보다도 큰 경우에 하나의 차동트랜지스터쌍을 구비한 비교회로로서 동작하게 되는 것이다.

그러므로 상기 비교회로가 동작할 수 있는 입력신호의 범위는 -Vf로 부터〈Vcc-Vmin-Vf〉까지의 범위로 된다. 또한 트랜지스터(Q1,Q2)와 트랜지스터(Q3,Q4)를 동일한 형상과 동일한 크기로 형성함으로써 다링톤접속의 차동트랜지스터쌍이 유효한 비교동작모우드와 하나의 차동트랜지스터쌍이 유효한 비교동작모우드의 절환때에 있어서는 출력전압의 오프셋의 어긋남을 거의 무시할 수 있게 된다.

다음에 제5도를 참조하여 본 발명의 다른 실시예에 따른 비교회로에 대해 설명한다. 예컨대 순차비교형의 A/D변환기에 사용되는 비교회로에 있어서는 입력신호의 상태로 미리 예상할 수 있다. 즉, 비교회로의 한쪽 입력단자로는 아날로그신호가 공급되고 다른쪽의 입력단자로는 최대값(MSB)으로부터 순차아날로그 입력에 가까이 감소되는 디지탈신호가 공급된다. 이와 같은 경우 비교회로가 다링톤접속의 차동트랜지스터쌍을 갖춘 비교회로로서 동작할 것인지 또는 하나의 차동트랜지스터쌍을 갖춘 비교회로로서 동작할 것인지를 아날로그입력신호만으로 제어할 수 있게 된다.

제5도는 본 발명의 다른 실시예에 따른 비교회로의 구체적인 회로구성을 도시한 것으로서, 제2도에 도시한 비교회로와 동일한 구성부분에는 동일한 참조부호를 붙이고, 그에 대한 상세한 설명은 생략한다. 제5도에 있어서, 아날로그입력신호에 대응하는 제1입력신호(V1)는 차동증폭기(D1)의 반전입력단과 트랜지스터(Q4)의 베이스로 공급됨과 더불어 트랜지스터(Q20,Q22)로 이루어지는 제1전송게이트(G1)의 일단으로 공급된다. 또, 디지털신호에 대응하는 제2입력신호(V2)는 트랜지스터(Q3)의 베이스로 공급됨과 동시에 트랜지스터(Q21,Q23)로 이루어지는 제2전송게이트(G2)의 일단으로 공급된다. 또한, 차동증폭기(D1)의 출력은 상기 트랜지스터(Q22,Q23)의 각 게이트로 공급됨과 더불어 인버터(F)로 공급되며, 이 인버터(F)의 출력이 트랜지스터(Q20,Q21)의 각 게이트로 공급됨과 동시에 저항(Rb)을 통해 트랜지스터(Q14)의 베이스에 회로결속상태절환신호로서 공급되고 있다. 즉, 아날로그입력에 대응하는 제1입력신호(V1)가 기준전압신호(Vref)보다 큰 경우에 비교회로는 하나의 차동트랜지스터쌍을 구비한 비교회로로서 동작하고, 상기 제1입력신호(V1)가 기준전압신호(Vref)의 전압보다 작은 경우에는 다링톤접속된 차동트랜지스터쌍을 구비한 비교회로로서 동작하게 된다.

이와 같이 입력신호(V1,V2)의 값을 미리 생각하여 결정할 수 있는 경우에는 간단한 구성으로 비교회로의 동작을 제어할 수 있게 된다. 단, 상기 실시예에 이용된 PNP와 NPN형 트랜지스터 대신 NPN과 PNP형 트랜지스터를 사용하는 것도 가능하다. 또한 다링톤접속된 초단트랜지스터(Q3,Q4)의 각 베이스와 에미터사이를 절연 또는 단락시켜 주는 수단으로써 CMOS형의 전송게이트가 사용되었지만, P챈널 또는 N챈널의 MOS트랜지스터로 구성된 아날로그스위치를 사용하는 것도 가능하다. 또, 제2도에 도시한 비교회로의 차동증폭기(D1,D2) 및 노아게이트(E) 대신 앤드게이트를 사용하는 것도 가능한 바, 이 경우 앤드게이트로 입력되는 입력신호(V1,V2)의 동작임계값은 기준전압신호(Vref)의 전압값으로 세트시킬 필요가 있다.

[발명의 효과]

상기한 바와 같이 본 발명에 의하면, 다링톤접속된 트랜지스터에 있는 초단트랜지스터의 베이스·에미터사이에 스위칭수단을 설치함과 더불어 그 스위칭수단의 도통상태를 입력신호의 레벨에 기초해서 제어하는 스위칭제어수단을 설치함으로써 입력신호레벨에 기초해서 비교회로를 다링톤접속된 트랜지스터로 이루어지는 차동트랜지스터쌍 또는 하나의 차동트랜지스터쌍으로서 동작시킬 수 있게 된다. 따라서 비교회로가 정상으로 동작할 수 있는 입력신호레벨의 상한, 하한도 충분히 넓힐 수 있게 된다.

Claims

제1 및 제2입력신호(V1,V2)와, 이 제1 및 제2입력신호(V1,V2)가 인가됨과 더불어 다링톤접속된 바이폴라트랜지스터를 갖추고 있는 제1 및 제2입력회로(Q1,Q3; Q2,Q4)로 구성된 차동증폭기(DA) 및, 상기 제1 및 제2입력신호(V1,V2)에 따라 동작되어 상기 제1 및 제2입력회로(Q1,Q3; Q2,Q4)중의 초단에 위치하는 바이폴라트랜지스터의 베이스·에미터통로를 선택적으로 단락시키는 동작모우드제어수단을 구비하여 구성된 것을 특징으로 하는 비교회로.
제1항에 있어서, 상기 동작모우드제어수단은 상기 제1 및 제2입력회로(Q1,Q3; Q2,Q4)중 초단에 위치하는 바이폴라트랜지스터의 베이스와 에미터사이에 각각 접속된 제1 및 제2스위칭수단과, 상기 제1 및 제2입력신호(V1,V2)에 따라 동작되어 상기 제1 및 제2스위칭수단을 선택적으로 도통시키는 스위칭제어수단으로 구성된 것을 특징으로 하는 비교회로.
제2항에 있어서, 상기 제1 및 제2스위칭수단은 각각 CMOS형의 제1 및 제2전송게이트(G1,G2)로 구성된 것을 특징으로 하는 비교회로.
제2항에 있어서, 상기 스위칭제어수단은 상기 제1 및 제2입력신호(V1,V2)가 각각 소정의 신호레벨을 넘는 입력신호로서 공급될 경우 상기 제1 및 제2스위칭수단을 도통시키고, 적어도 한쪽의 입력신호가 상기 소정의 신호레벨보다 낮다는 것을 검출했을 경우 상기 제1 및 제2스위칭수단을 비도통상태로 만드는 레벨검출회로를 포함하여 이루어진 것을 특징으로 하는 비교회로.
제4항에 있어서, 상기 레벨검출회로는 상기 제1 및 제2입력신호(V1,V2)에 따른 입력신호레벨과, 소정 신호레벨을 비교하는 제1 및 제2차동증폭기(D1,D2)와, 이 제1 및 제2차동증폭기(D1,D2)로부터의 출력신호에 따라 동작되면서 두입력신호가 모두 상기 소정레벨보다 높은 경우 회로결속상태절환신호를 발생시키는 노아게이트(E) 및 인버터(F)를 포함하여 이루어진 것을 특징으로 하는 비교회로.
제4항에 있어서, 상기 제1입력신호(V1)는 소정 신호레벨보다 높은 신호레벨로부터 서서히 감소되는 신호이고, 상기 레벨검출회로는 상기 제1입력신호(V)에 따른 입력신호와 상기 소정 신호레벨을 비교하여 입력신호가 소정 신호레벨보다 높은 경우 스위칭수단에다 회로결속상태절환신호를 공급하는 비교수단(D1)을 포함하여 이루어진 것을 특징으로 하는 비교회로.
제2항에 있어서, 상기 제1 및 제2스위칭수단은 각각 MOS형 트랜지스터로 구성된 것을 특징으로 하는 비교회로.