KR910001069B1 - Complementary mosaic - Google Patents

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Abstract

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Description

상보형 MOS집적회로Complementary MOS Integrated Circuit

제1도는 본 발명의 일실시예에 의한 상보형 MOS집적회로도.1 is a complementary MOS integrated circuit diagram according to an embodiment of the present invention.

제2도는 제1도의 출력전단회로의 등가회로도.2 is an equivalent circuit diagram of the output shear circuit of FIG.

제3도는 제1도의 관통전류를 계산하기 위한 계산표.3 is a calculation table for calculating the through current of FIG.

제4도는 제1도의 출력전단회로의 입력전압과 아날로그 스위치(9)의 온저항과의 관계 표시도.4 is a diagram showing the relationship between the input voltage of the output switch circuit of FIG. 1 and the on-resistance of the analog switch 9;

제5도는 일반적인 CMOS회로의 최소 구성도.5 is a minimum configuration diagram of a general CMOS circuit.

제6도는 제5도의 관통전류 표시도.6 is a through-current display of FIG.

제7도는 종래의 출력전단회로를 포함한 출력회로도.7 is an output circuit diagram including a conventional output shear circuit.

제8도는 제7도의 출력전단회로의 등가회로도.8 is an equivalent circuit diagram of the output shear circuit of FIG.

제9도는 제7도의 관통전류를 계산하기 위한 계산표.9 is a calculation table for calculating the through current of FIG.

제10도는 기판실장시의 등가회로도.10 is an equivalent circuit diagram at the time of board mounting.

제11도는 스위칭시의 스파크 노이즈 표시도.11 is a diagram showing spark noise during switching.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 입력단자 2 : 출력단자1: Input terminal 2: Output terminal

3 : 전원단자 4 : GND단자3: Power terminal 4: GND terminal

5 : 출력회로의 P채널 트랜지스터 6 : 출력회로의 N채널 트랜지스터5: P-channel transistor of output circuit 6: N-channel transistor of output circuit

7 : 출력전단회로의 P채널 MOS트랜지스터7: P-channel MOS transistor of output shear circuit

8 : 출력전단회로의 N채널 MOS트랜지스터8: N-channel MOS transistor of output shear circuit

9 : 아날로그 스위치 107 : P채널 MOS트랜지스터(7)의 온저항9: Analog switch 107: On-resistance of P-channel MOS transistor 7

108 : N채널 MOS트랜지스터(8)의 온저항108: ON resistance of the N-channel MOS transistor 8

109 : 아날로그 스위치(9)의 온저항109: ON resistance of the analog switch 9

본 발명은 상보형 MOS집적회로(이하 CMOS회로라고 한다)에 관한 것으로 특히 고속화를 도모하는 등의 이유로 출력회로의 드라이브 능력을 크게 설정한 경우에도 노이즈의 발생을 저감할 수 있는 것에 관한 것이다.The present invention relates to a complementary MOS integrated circuit (hereinafter referred to as a CMOS circuit), and more particularly, to the generation of noise even when the drive capability of an output circuit is set large, for example, to achieve high speed.

제5도는 종래의 CMOS출력회로 표시도이다.5 is a diagram of a conventional CMOS output circuit.

제5도에 있어서 1'는 입력단자, 2는 출력단자, 3은 전압(Vcc)의 전원이 공급되는 전원단자, 4는 그라운드(GND)단자, 5는 P채널 MOS트랜지스터, 6은 N채널 MOS트랜지스터이다.In FIG. 5, 1 'is an input terminal, 2 is an output terminal, 3 is a power supply terminal supplied with voltage (Vcc), 4 is a ground (GND) terminal, 5 is a P-channel MOS transistor, and 6 is an N-channel MOS. Transistor.

제5도에 있어서 입력단자(1')의 입력전압이 GND전위인 때는 P채널 MOS트랜지스터(5)가 온되고 N채널 MOS트랜지스터(6)가 오프되고 출력단자(2)는 Vcc의 전위가 된다.In FIG. 5, when the input voltage of the input terminal 1 'is GND potential, the P-channel MOS transistor 5 is turned on, the N-channel MOS transistor 6 is turned off, and the output terminal 2 is at a potential of Vcc. .

역으로 입력전압이 Vcc전위인 때 P채널 MOS트랜지스터(5)가 오프되고, N채널 MOS트랜지스터(6)가 온되어 출력단자(2)는 GND전위가 된다.Conversely, when the input voltage is at Vcc potential, the P-channel MOS transistor 5 is turned off, and the N-channel MOS transistor 6 is turned on so that the output terminal 2 becomes the GND potential.

입력전위가 GND와 Vcc의 사이에 있을 때는 P채널 MOS트랜지스터(5)와 N채널 MOS트랜지스터(6)의 온저항 비에 의하여 출력단자(2)의 전위가 결정된다.When the input potential is between GND and Vcc, the potential of the output terminal 2 is determined by the on-resistance ratio of the P-channel MOS transistor 5 and the N-channel MOS transistor 6.

제6도는 제5도에 있어 관통전류(Icc) 대 입력전압(VIN)의 관계의 표시도이다.FIG. 6 is a diagram showing the relationship between the through current Icc and the input voltage V IN in FIG.

도면중 VTHN는 N채널 MOS트랜지스터(6)의 드레시홀드 전압, VTHP는 P채널 MOS트랜지스터의 드레시홀드 전압이다.In the figure, V THN is the threshold voltage of the N-channel MOS transistor 6, and V THP is the threshold voltage of the P-channel MOS transistor.

동 도면에 표시된 바와 같이 통상은 입력전위가 대략 1/2Vcc인 때에 관통전류(Icc)의 값이 피이크를 갖도록 P채널 MOS트랜지스터(5) 및 N채널 MOS트랜지스터(6)의 트랜지스터 사이즈가 결정된다.As shown in the figure, normally, the transistor sizes of the P-channel MOS transistor 5 and the N-channel MOS transistor 6 are determined so that the value of the through current Icc has a peak when the input potential is approximately 1/2 Vcc.

제7도는 출력회로를 구동하는 출력전단회로를 포함한 회로도이며, P채널 MOS트랜지스터(7) 및 N채널 MOS트랜지스터(8)가 출력전단회로를 구성하고 있고 이것에 의하여 제5도에 표시한 출력회로가 구동된다.FIG. 7 is a circuit diagram including an output shear circuit for driving an output circuit. The P-channel MOS transistor 7 and the N-channel MOS transistor 8 form an output shear circuit, whereby the output circuit shown in FIG. Is driven.

제10도는 기판에 실장된 경우의 도면이며, Vcc단자(3)와 외부전원(Vcc')과의 사이 및 GND단자(4)와 외부전원의 GND'와의 사이에는 집적회로내의 프레임, 금선, 프린트기판의 배선으로 된 인덕턴스에 의한 L성분(200,201)이 들어가버린다.FIG. 10 is a diagram of the case where the circuit board is mounted on a substrate, and includes a frame, a gold wire, and a print in the integrated circuit between the Vcc terminal 3 and the external power supply Vcc 'and between the GND terminal 4 and the GND' of the external power supply. L components 200 and 201 due to inductance of wiring of the substrate enter.

그런데 최근의 고속화 요구에 수반하여 출력회로를 구성하는 MOS트랜지스터의 전류용량(드라이브 능력)은 예를 들면 Vcc=5V 로 200∼300mA로 매우 크게 설정되어 있다.However, in accordance with the recent demand for high speed, the current capacity (drive capacity) of the MOS transistors constituting the output circuit is set very large, for example, at 200 to 300 mA with Vcc = 5V.

그에 따라서 기히 기술한 관통전류도 증대하고 제10도에 있어서 L성분(200,201)에서 발생하는 스파이크 전압

Figure kpo00001
이 커져서 오동작을 일으키는 일이 많아졌다.Accordingly, the above-described through current is also increased, and the spike voltage generated in the L components 200 and 201 in FIG.
Figure kpo00001
This increased and caused more malfunction.

제11도는 출력단자(2)의 파형의 일예로서 횡축은 시간, 종축은 전압이다.11 is an example of the waveform of the output terminal 2. The horizontal axis represents time and the vertical axis represents voltage.

이 도면에 표시된 바와 같이 회로 출력이 "L"→"H", 또는 "H"→"L"가 되는 동작시에 커다란 스파이크 노이즈가 발생하고 이 출력단자(2)의 출력으로 구동하는 다른 회로가 오동작을 야기한다.As shown in this figure, a large spike noise is generated during an operation in which the circuit output becomes "L" → "H", or "H" → "L", and another circuit driving to the output of this output terminal 2 Causes malfunction.

본 발명은 상기와 같은 종래의 것의 문제점을 해결하기 위하여 발명된 것으로서 출력회로를 구성하는 MOS트랜지스터의 드라이브 능력을 상승시킨 때에도 관통전류의 증가를 억제하고 스위칭(동작) 때의 스파이크 노이즈 저감할 수 있음과 아울러 관통전류의 증가에 의한 소비전력의 증가도 억제할 수가 있는 상보형 MOS집적회로를 제공하는 것을 목적으로 한다.The present invention has been invented to solve the problems of the related art as described above. Even when the drive capability of the MOS transistor constituting the output circuit is increased, the increase in the penetration current can be suppressed and the spike noise during switching (operation) can be reduced. In addition, an object of the present invention is to provide a complementary MOS integrated circuit capable of suppressing an increase in power consumption due to an increase in through current.

본 발명에 관한 상보형 MOS집적회로는 출력회로를 구동하는 출력전단회로의 P채널 MOS트랜지스터(7)의 드레인과 N채널 MOS트랜지스터(8)의 드레인과의 사이에 아날로그 스위치(9) 등의 MOS트랜지스터의 온저항을 이용한 저항을 삽입한 것이다.The complementary MOS integrated circuit according to the present invention is a MOS such as an analog switch 9 between the drain of the P-channel MOS transistor 7 and the drain of the N-channel MOS transistor 8 of the output shear circuit for driving the output circuit. The resistor using the on-resistance of the transistor is inserted.

본 발명에 있어서는 출력전단회로의 P채널 MOS트랜지스터와 N채널 MOS트랜지스터의 드레인-드레인 사이에 MOS트랜지스터의 온저항을 이용한 저항기를 삽입하도록 하였으므로 출력회로의 스위칭시의 관통전류를 감소할 수 있고 스위칭시의 스파이크 노이즈의 감소와 함께 소비전력의 저감을 도모할 수가 있다.In the present invention, since the resistor using the on-resistance of the MOS transistor is inserted between the P-channel MOS transistor and the drain-drain of the N-channel MOS transistor of the output shear circuit, the through-current during switching of the output circuit can be reduced, In addition to reducing spike noise, power consumption can be reduced.

제1도는 본 발명의 일실시예에 의한 상보형 MOS집적회로의 출력회로 및 출력전단회로 표시도이다.1 is a diagram showing an output circuit and an output shear circuit of a complementary MOS integrated circuit according to an embodiment of the present invention.

제1도의 본 발명의 회로는 제7도의 종래 회로의 동등부분을 표시한 회로에 있어서 출력전단회로의 P채널 MOS트랜지스터의 드레인과 N채널 MOS트랜지스터의 드레인의 사이에 P채널 MOS트랜지스터와 N채널 MOS트랜지스터를 합치시킨 아날로그 스위치(9)를 삽입하여 구성한 것이다.The circuit of the present invention of FIG. 1 shows a P-channel MOS transistor and an N-channel MOS between the drain of the P-channel MOS transistor and the drain of the N-channel MOS transistor of the output shear circuit in the circuit showing the equivalent part of the conventional circuit of FIG. The analog switch 9 in which a transistor is matched is inserted and comprised.

본 발명의 효과를 제7도의 종래예와 제1도의 실시예를 비교하면서 설명한다.The effect of this invention is demonstrated, comparing the Example of FIG. 7 with the Example of FIG.

우선 제7도의 종래예에서 관통전류의 값을 검토한다.First, the through current value is examined in the conventional example of FIG.

제8도는 제7도의 출력전단회로부의 등가회로도이며 저항기(107)는 P채널 MOS트랜지스터(7)의 온저항치를 표시한 것이고 저항기(108)는 N채널 MOS트랜지스터(8)의 온저항치를 표시한다.FIG. 8 is an equivalent circuit diagram of the output shear circuit portion of FIG. 7 wherein the resistor 107 indicates the on-resistance value of the P-channel MOS transistor 7 and the resistor 108 indicates the on-resistance value of the N-channel MOS transistor 8. .

제9도는 입력전압(VIN)을 0에서 Vcc까지 변화시킨 때의 각각의 온저항치의 변화를 기준화하여 설명하기 쉽게 결정한 것이다.FIG. 9 is a reference for easily explaining the change in the on-resistance value when the input voltage V IN is changed from 0 to Vcc.

예를 들면 VIN이 0(V)인 때, R107의 저항치를 1로하고, VIN이 V1(V)인 때 10,…로 결정되어있다.For example, when V IN is 0 (V), the resistance value of R 107 is 1, and when V IN is V 1 (V), 10,... Is determined.

제7도에 있어서 출력회로의 MOS트랜지스터(5,6)의 게이트 전압은 동등한 전위이며 제9도의 하단에 표시한 VGP, VGN의 전압이 된다.In FIG. 7, the gate voltages of the MOS transistors 5 and 6 of the output circuit are equal potentials and become the voltages of V GP and V GN shown in the lower part of FIG.

이 예에서 관통전류가 피이크가 되는 것은 입력전압이 V2인 때이며 이때 출력회로의 양 MOS트랜지스터의 게이트 전압은

Figure kpo00002
즉,
Figure kpo00003
이 된다.In this example, the through current peaks when the input voltage is V 2 , where the gate voltages of both MOS transistors of the output circuit
Figure kpo00002
In other words,
Figure kpo00003
Becomes

이때 출력회로에 흐르는 관통전류는 다음 식과 같이 표시된다.At this time, the through current flowing through the output circuit is expressed as follows.

Figure kpo00004
Figure kpo00004

K는 콘덕턴스 계수이며, VTH는 MOS트랜지스터의 드레시홀드 전압이다.K is the conductance coefficient and V TH is the threshold voltage of the MOS transistor.

더우기 여기에서 P채널 MOS트랜지스터(5)와 N채널 MOS트랜지스터(6)의 콘덕턴스 계수(K) 및 드레시홀드 전압(VTH)은 동등하게 되었다.Furthermore, here, the conductance coefficient K and the threshold voltage V TH of the P-channel MOS transistor 5 and the N-channel MOS transistor 6 become equal.

예를 들면 Vcc=5V, VTH=0.7V로 하면 Icc 다음과 같이 된다.For example, if Vcc = 5V and V TH = 0.7V, Icc is as follows.

Figure kpo00005
Figure kpo00005

다음 제1도의 실시에에서 동일하게 관통전류의 값을 검토한다.Next, the value of the through current is similarly examined in the embodiment of FIG.

제2도는 종래예의 제8도에 상당하고 R107과 R108의 사이에 저항기 R109가 삽입되어 있고 출력회로의 P채널 MOS트랜지스터(5)와 N채널 MOS트랜지스터(6)로 게이트에 인가되는 전위가 상이하다.FIG. 2 corresponds to FIG. 8 of the prior art, in which a resistor R 109 is inserted between R 107 and R 108 and a potential applied to the gate by the P-channel MOS transistor 5 and the N-channel MOS transistor 6 of the output circuit. Is different.

더욱 여기에서 저항기(109)는 제1도에 있어 아날로그 스위칭(9)의 온저항을 표시한다.Further here the resistor 109 indicates the on resistance of the analog switching 9 in FIG. 1.

여기서 VGP(110)이 P채널 MOS트랜지스터(5)의 게이트에 걸리는 전압, VGN(111)은 N채널 MOS트랜지스터(6)의 게이트에 걸리는 전압이다.Here, V GP 110 is a voltage across the gate of the P-channel MOS transistor 5, and V GN 111 is a voltage across the gate of the N-channel MOS transistor 6.

또 저항기(109)의 저항치는 아날로그 스위치(9)를 구성하는 P채널 및 N채널 MOS트랜지스터의 병렬저항의 값이다.The resistance value of the resistor 109 is the value of the parallel resistance of the P-channel and N-channel MOS transistors constituting the analog switch 9.

아날로그 스위치(9)의 P채널 및 N채널 MOS트랜지스터의 게이트는 출력전단회로의 입력에 접속되어 있기 때문에 입력의 변화에 의해서 저항기(109)의 저항치가 변화한다.Since the gates of the P-channel and N-channel MOS transistors of the analog switch 9 are connected to the inputs of the output shear circuit, the resistance of the resistor 109 changes due to the change in the input.

저항치는 통상 입력전압이 Vcc/2인 때 아날로그 스위치를 구성하는 P채널 및 N채널 MOS트랜지스터의 게이트 전압이 함께 작아지기 때문에 최대가 된다.The resistance value becomes maximum since the gate voltages of the P-channel and N-channel MOS transistors constituting the analog switch are reduced together when the input voltage is Vcc / 2.

온 저항은 트랜지스터 능력의 역수 :

Figure kpo00006
에서 결정되고, (1)식과 동일하게 K는 콘덕턴스 계수, VG는 MOS트랜지스터의 게이트 전압, 그리고 VTH는 MOS트랜지스터의 드레시홀드 전압이다.On resistance is the inverse of the transistor ability:
Figure kpo00006
Where K is the conductance coefficient, V G is the gate voltage of the MOS transistor, and V TH is the threshold voltage of the MOS transistor.

더우기 여기에서는 아날로그 스위치(9)의 P채널 트랜지스터와 N채널 트랜지스터의 K 및 VTH는 동일한 것으로 한다.Furthermore, here, K and V TH of the P-channel transistor of the analog switch 9 and the N-channel transistor are assumed to be the same.

예를 들면 Vcc=5V, VTH=0.7V라고 할 때 VIN=0V 및 VIN=

Figure kpo00007
시의 온저항의 비는 다음과 같다.For example, if Vcc = 5 V, V TH = 0.7 V, V IN = 0 V and V IN =
Figure kpo00007
The ratio of the on-resistance of the hour is as follows.

Figure kpo00008
Figure kpo00008

Figure kpo00009
Figure kpo00009

온저항(VIN=0V) : 온저항

Figure kpo00010
On resistance (V IN = 0 V): On resistance
Figure kpo00010

제3도는 제1도의 회로에 있어 출력전단회로의 입력전압 VIN과 아날로그 스위치(9)의 온저항과의 관계의 표시도이다.3 is a diagram showing the relationship between the input voltage V IN of the output shear circuit and the on resistance of the analog switch 9 in the circuit of FIG.

제4도는 제9도에 상당하고 제9도와 동일한 MOS트랜지스터의 저항치 및 삽입한 저항기(109)를 기준화하여 표시하고 있다.4 shows reference values of the resistance of the MOS transistor and the inserted resistor 109 corresponding to those of FIG.

제4도에서 관통전류의 피이크는 입력전압이(V2)인 때이며 N채널 MOS트랜지스터(6)의 게이트 소스간에 걸리는 전압은

Figure kpo00011
또는 P채널 MOS트랜지스터(5)의 게이트·소스간에 걸리는 전압도
Figure kpo00012
이다.In Figure 4, the peak of the through current is when the input voltage is (V 2 ) and the voltage across the gate source of the N-channel MOS transistor 6 is
Figure kpo00011
Alternatively, the voltage across the gate and source of the P-channel MOS transistor 5 can also be
Figure kpo00012
to be.

제9도와 동일하게 이때 출력회로에 흐르는 전류 Icc는As in FIG. 9, the current Icc flowing in the output circuit is

Figure kpo00013
Figure kpo00013

동일하게 VCC=5V, VTH=0.7V라고 하면Similarly, if V CC = 5V and V TH = 0.7V

Figure kpo00014
Figure kpo00014

가 된다.Becomes

즉 종래예의 식(2)에 비하여 1/1000 이하로 관통전류를 감소시킬 수가 있다.That is, the through current can be reduced to 1/1000 or less as compared with the conventional formula (2).

또, 제1도와 제7도를 비교하면 출력회로이 P채널 MOS트랜지스터(5) 및 N채널 MOS트랜지스터(6)의 전류용량(드라이브 능력)은 전혀 차이가 없고 용량성 부하에 대하여서도 충분한 고속성을 얻을 수 있음을 물론 이다.Also, comparing FIG. 1 and FIG. 7, the output circuit has no difference in current capacity (drive capability) of the P-channel MOS transistor 5 and the N-channel MOS transistor 6, and has sufficient high-speed performance even for capacitive loads. Of course I can get it.

또 제2도에 있어서 VGP(100), VGN(111)은 저항비로 결정되지만 제1도에 있어서 모든 저항은 MOS트랜지스터로 형성되어 있고 부조(不調)는 동일하게 발생 (예를 들면 게이트 길이(L)가 굵게 되거나 가늘게 된다 등)하므로 비례적으로 보면 거의 변화가 없고 부조에 대하여 강한 회로라고 말할 수 있다.In FIG. 2, V GP 100 and V GN 111 are determined by resistance ratios, but in FIG. 1, all resistors are formed of MOS transistors, and reliefs occur in the same manner (for example, gate lengths). (L) becomes thicker or thinner, etc.), so it can be said that there is almost no change in proportion and is a strong circuit for relief.

더욱 상기 실시예에서는 상보형 MOS집적회로를 사용하여 설명하였지만 이 발명은 다른 MOS회로에 대해 서로 동일하게 적용이 가능하다.In the above embodiment, a complementary MOS integrated circuit has been described, but the present invention can be equally applied to other MOS circuits.

또한 상기 실시예는 상보형 MOS집적회로의 경우에 대하여 설명하였지만 이것은 BI-CMOS회로이어도 좋다고 상기 실시예와 동일한 효과를 발생한다.In addition, although the above embodiment has been described with respect to the case of the complementary MOS integrated circuit, this has the same effect as the above embodiment that the BI-CMOS circuit may be used.

상기한 바와 같이 본 발명에 의하면 출력전단회로의 P채널 MOS트랜지스터와 N채널 MOS트랜지스터의 드레인-드레인간에 MOS트랜지스터의 온저항을 이용한 저항기를 삽입하도록 하였으므로 출력회로의 스위칭시의 관통전류를 감소시켜서 스위칭시의 스파이크 노이즈의 감소와 아울러 소비전력의 저감을 도모할 수 있는 효과가 있다.As described above, according to the present invention, since the resistor using the on-resistance of the MOS transistor is inserted between the drain and drain of the P-channel MOS transistor and the N-channel MOS transistor of the output shear circuit, the through-current during switching of the output circuit is reduced. In addition to reducing the spike noise during switching, there is an effect that the power consumption can be reduced.

Claims (2)

P채널 MOS트랜지스터(5) 및 N 채널 MOS트랜지스터(6)를 직렬로 접속한 출력회로와, P채널 MOS트랜지스터(7)와 N채널 MOS트랜지스터(8)를 직렬로 접속하여 상기 출력회로에 병렬 접속된 출력전단회로와, 상기 출력단자회로의 P채널 MOS트랜지스터(5)와 N채널 MOS트랜지스터(6)와의 사이에 접속된 출력단자(2)와, 상기 출력단자회로의 P채널 MOS트랜지스터(7)와 N채널 MOS트랜지스터(8)와의 게이트에 접속된 입력단자(1)로 이루어진 집적회로에 있어서, 상기 출력전단회로의 P채널 MOS트랜지스터(7)와 N채널 MOS트랜지스터(8)의 사이에 P채널 MOS트랜지스터와 N채널 MOS트랜지스터로 구성된 저항을 삽입한 것을 특징으로 하는 상보형 MOS집적회로.An output circuit in which the P-channel MOS transistor 5 and the N-channel MOS transistor 6 are connected in series, and the P-channel MOS transistor 7 and the N-channel MOS transistor 8 in series are connected in parallel to the output circuit. The output terminal circuit, the output terminal 2 connected between the P-channel MOS transistor 5 and the N-channel MOS transistor 6 of the output terminal circuit, and the P-channel MOS transistor 7 of the output terminal circuit. And an input terminal (1) connected to the gate of the N-channel MOS transistor (8), wherein the P-channel is connected between the P-channel MOS transistor (7) and the N-channel MOS transistor (8) of the output shear circuit. Complementary MOS integrated circuit comprising a resistor comprising a MOS transistor and an N-channel MOS transistor. 제1항에 있어서, 상기 P채널 MOS트랜지스터와 N채널 MOS트랜지스터로 구성된 저항은 P채널 MOS트랜지스터와 N채널 MOS트랜지스터의 드레인끼리, 소오스끼리를 접속한 아날로그 스위치(9)로 되고, 해당 아날로그 스위치(9)의 P채널 MOS트랜지스터와 N채널 MOS트랜지스터의 게이트는 상기 출력전단회로의 입력단자(1)에 접속되어 있는 것을 특징으로 하는 상보형 MOS집적회로.2. The resistor according to claim 1, wherein the resistor composed of the P-channel MOS transistor and the N-channel MOS transistor is an analog switch 9 in which drains of the P-channel MOS transistor and the N-channel MOS transistor are connected to sources. 9. The complementary MOS integrated circuit of claim 9, wherein the gates of the P-channel MOS transistor and the N-channel MOS transistor are connected to the input terminal (1) of the output shear circuit.
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