KR940007955B1 - Bicmos driving circuit - Google Patents

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김광호
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits

Abstract

The circuit reduces a manufacturing cost by reduction of chip size, and speeds the operation speed by reduction of power consumption and parastic capacitance. The circuit includes a logical means (1) which converts input signal into logical signal, an inverted voltage compensation means (20) which stabilizes a logical action, and maximizes a noise margin, a driving means (3) which outputs a driving signal through terminal (e). The logical means (1) has PMOS and NMOS transistors which invert input signal into logical signal. The driving means (3) has transistors (Q1),(Q2),(Q3),(Q4), and resistors (R2),(R3),(R4).

Description

BICMOS 구동회로BICMOS driving circuit

제 1 도는 종래 기술에 의한 BICMOS 구동회로를 나타내는 것이다.1 shows a BICMOS driving circuit according to the prior art.

제 2 도는 본 발명에 따른 BICMOS 구동회로의 블럭도를 나타내는 것이다.2 shows a block diagram of a BICMOS driving circuit according to the present invention.

제 3 도는 본 발명에 따른 BICMOS 구동회로를 나타내는 것이다.3 shows a BICMOS driving circuit according to the present invention.

본 발명은 구동회로에 관한 것으로, 특히 BICMOS 구동회로에 관한 것이다.The present invention relates to a driving circuit, and more particularly to a BICMOS driving circuit.

종래의 구동회로는 CMOS 기술을 이용한 것과 바이폴라 기술을 이용한 것으로 크게 구분할 수 있으나 디지탈 및 아날로그 기능을 모두 갖춘 집적회로에는 적용하기가 어려웠다. 그래서 BICMOS 기술을 사용하여 디지탈 및 아날로그 기능이 혼재된 집적회로에서도 CMOS의 특성인 적은 전력소모와 바이폴라의 특성인 고속동작 및 대전류구동을 가능하게 하는 BICMOS 구동회로가 나오고 있다.Conventional driving circuits can be largely classified into those using CMOS technology and those using bipolar technology, but it is difficult to apply them to integrated circuits having both digital and analog functions. Therefore, BICMOS driving circuits that enable high-speed operation and large current driving, which are characteristic of CMOS, and low power consumption, are characteristic of CMOS, even in integrated circuits with mixed digital and analog functions using BICMOS technology.

제 1 도는 종래기술에 의한 BICMOS 구동회로를 나타내는 것이다.1 shows a BICMOS driving circuit according to the prior art.

제 1 도에 있어서, 입력단자(A)를 통하여 "하이"레벨의 신호가 입력되면 4개의 MOS트랜지스터로 구성된 두개의 인버터(M1, M2, M3, M4)의 출력단자(B)는 "하이"레벨이 된다. 그리고 저항(R1, R2)에 의해서 전압분배된 전압이 단자(C)에 나타난다. 다이오드(D1)은 오프된다.In FIG. 1, when a signal of "high" level is input through the input terminal A, the output terminals B of two inverters M1, M2, M3, and M4 composed of four MOS transistors are "high". It becomes a level. The voltage divided by the resistors R1 and R2 appears at the terminal C. As shown in FIG. Diode D1 is off.

트랜지스터(Q2)는 단자(C)의 전압에 의해서 온된다. 그리고 다알링턴 트랜지스터(Q4, Q5)는 오프된다. 그리고 트랜지스터(Q6)은 온되어 출력전압(OUT)은 "로우"레벨이 된다. 트랜지스터(Q7)은 트랜지스터(Q6)의 포화 방지용이다.Transistor Q2 is turned on by the voltage at terminal C. And the Darlington transistors Q4 and Q5 are turned off. Transistor Q6 is turned on so that output voltage OUT is at " low " level. Transistor Q7 is for preventing saturation of transistor Q6.

한편, 입력단자(A)를 통하여 "로우"레벨이 입력되면, 단자(B)가 "로우"레벨이 된다. 그리고 다이오드(D)는 온된다. 그래서 저항(R1)을 통하여 전류는 다이오드(D1)를 통하여 빠져나가게 되므로 트랜지스터(Q2)는 오프된다. 그리고 다알링턴 트랜지스터(Q4, Q5)가 온되고, 트랜지스터(Q6)가 오프상태가 되어 출력단자(OUT)는 "하이"레벨이 된다.On the other hand, when the "low" level is input through the input terminal A, the terminal B becomes the "low" level. And diode D is turned on. Thus, through the resistor R1, current flows out through the diode D1, so the transistor Q2 is turned off. Then, the Arlington transistors Q4 and Q5 are turned on, and the transistor Q6 is turned off so that the output terminal OUT is at the "high" level.

따라서, 종래의 BICMOS 구동회로는 저항, 다이오드와 트랜지스터의 수가 많아 집적회로로 구현할 경우 칩면적을 많이 차지하여 제조원가를 상승시키며, 저항(R1, R3, R7)을 통한 전력소모가 많다. 또한 많은 소자수에서 발생되는 기생 캐패시턴스로 인해 지연시간이 발생하는 문제점이 있었다.Therefore, the conventional BICMOS driving circuit has a large number of resistors, diodes, and transistors, and when implemented as an integrated circuit, occupies a large amount of chip area and increases manufacturing costs, and consumes a lot of power through the resistors R1, R3, and R7. In addition, there is a problem that a delay occurs due to the parasitic capacitance generated in a large number of devices.

본 발명의 목적은 종래의 회로에 비해 집적회로로 구현할 경우 칩면적을 줄일 수 있는 BICMOS 구동회로를 제공하는데 있다.An object of the present invention is to provide a BICMOS driving circuit that can reduce the chip area when implemented as an integrated circuit compared to the conventional circuit.

이와 같은 목적을 달성하기 위하여 본 발명은 입력단자(a)로 입력되는 신호처리를 거친 신호를 논리레벨의 신호로 바꾸어 출력단자(b)를 통하여 출력하거나, 또다른 출력단자(c)를 통하여 출력하는 논리수단(1)과, 상기 논리수단(1)의 노이즈 마진을 크게 하여 상기 논리수단(1)의 논리동작을 안정하게 해주기 위한 반전전압 보상수단(2)와, 상기 단자(b)와 단자(d)로부터의 신호를 입력하여 단자(e)를 통하여 구동신호를 출력하는 구동수단(3)으로 구성된 것을 특징으로 한다.In order to achieve the above object, the present invention converts a signal processed through the input terminal (a) into a logic level signal and outputs it through the output terminal (b) or through another output terminal (c). Logic means 1, an inversion voltage compensating means 2 for increasing the noise margin of the logic means 1, and making the logic operation of the logic means 1 stable, and the terminal b and the terminal. Characterized in that it comprises a drive means (3) for inputting the signal from (d) to output the drive signal through the terminal (e).

첨부된 도면을 참고로 하여 본 발명에 따른 BICMOS 구동회로를 설명하면 다음과 같다.Referring to the accompanying drawings, a BICMOS driving circuit according to the present invention will be described.

제 2 도는 본 발명에 따른 BICMOS 구동회로의 블럭도를 나타내는 것이다.2 shows a block diagram of a BICMOS driving circuit according to the present invention.

제 2 도에 있어서, 입력단자(a)로 입력되는 신호처리를 거친 신호를 논리레벨의 신호로 바꾸어 출력단자(b)를 통하여 출력하거나, 또 다른 출력단자(c)를 통하여 출력하는 논리수단(1)과, 상기 논리수단(1)의 노이즈 마진을 크게하여 상기 논리수단(1)의 논리동작을 안정하게 해주기 위한 반전전압보상수단(2)와, 상기 단자(b)와 단자(d)로부터의 신호를 입력하여 단자(e)를 통하여 구동신호를 출력하는 구동수단(3)으로 구성되어 있다.2, logic means for converting a signal processed through the input terminal a into a logic level signal and outputting it through an output terminal b or through another output terminal c. 1) and inverting voltage compensating means (2) for increasing the noise margin of the logic means (1) to stabilize the logic operation of the logic means (1), and from the terminals (b) and (d). And a driving means (3) for inputting a signal of and outputting a driving signal through the terminal (e).

제 3 도는 제 2 도에 나타낸 블럭도에 대한 일실시예의 상세회로도를 나타내는 것이다.FIG. 3 shows a detailed circuit diagram of an embodiment of the block diagram shown in FIG.

논리수단(1)은 입력단자(a)로부터 입력되는 신호를 반전하여 논리신호를 출력단자(c)로 출력하기 위한 1개의 PMOS 트랜지스터(M1)와 1개의 NMOS 트랜지스터(M2)로 구성된 제1CMOS인버터와, 단자(c)로부터 입력되는 신호를 반전하여 논리신호를 출력단자(b)로 출력하기 위한 1개의 PMOS 트랜지스터(M3)와 1개의 NMOS 트랜지스터(M4)로 구성된 제2CMOS인버터로 구성되어 있다.The logic means 1 is a first CMOS inverter comprising one PMOS transistor M1 and one NMOS transistor M2 for inverting a signal input from the input terminal a and outputting a logic signal to the output terminal c. And a second CMOS inverter composed of one PMOS transistor M3 and one NMOS transistor M4 for inverting a signal input from the terminal c and outputting a logic signal to the output terminal b.

반전전압보상수단(2)은 단자(C)로부터의 논리신호를 입력하고 상기 논리수단(1)의 논리동작을 안정화하기 위한 저항(R1)으로 구성되어 있다.The inversion voltage compensating means 2 is composed of a resistor R1 for inputting a logic signal from the terminal C and stabilizing the logical operation of the logic means 1.

구동수단(3)은 논리수단(1)의 출력단자(b)에 연결된 베이스, 저항(R2)를 통하여 접지전압에 연결된 에미터와 저항(R4)를 통하여 전원전압이 인가되는 콜렉터를 가진 트랜지스터(Q1)과 상기 트랜지스터(Q1)의 에미터에 연결된 베이스, 상기 트랜지스터(Q1)의 콜렉터에 연결된 콜렉터와 출력단자(e)에 연결된 에미터를 가진 상기 트랜지스터(Q1)과 다알링턴 접속을 이루는 트랜지스터(Q2)와, 반전전압보상수단(2)의 출력단자(d)에 연결된 베이스, 저항(R3)을 통하여 접지전압에 연결된 에미터와 출력단자(e)에 연결된 콜렉터를 가진 트랜지스터(Q3)와, 상기 트랜지스터(Q3)의 에미터에 연결된 베이스, 상기 트랜지스터(Q3)의 콜렉터에 연결된 콜렉터와 접지전압에 연결된 에미터를 가진 상기 트랜지스터(Q3)와 다알린턴 접속을 이루는 트랜지스터(Q4)로 구성되어 있다. 상기 다알링턴 트랜지스터(Q1, Q2)와 다알링턴 트랜지스터(Q3, Q4)는 "하이"레벨에서 "로우"레벨, "로우"레벨에서 "하이"레벨로 천이시에 전류구동능력을 향상시키기 위한 것이다.The driving means 3 is a transistor having a base connected to the output terminal b of the logic means 1, an emitter connected to the ground voltage through the resistor R2 and a collector to which a power supply voltage is applied through the resistor R4 ( A transistor making a Darlington connection with the transistor Q1 having a base connected to Q1 and an emitter of the transistor Q1, a collector connected to the collector of the transistor Q1, and an emitter connected to the output terminal e; Q2), a transistor Q3 having a base connected to the output terminal d of the inversion voltage compensating means 2, an emitter connected to the ground voltage through a resistor R3, and a collector connected to the output terminal e, And a transistor Q4 having a baseliner connection to the transistor Q3 having a base connected to the emitter of the transistor Q3, a collector connected to the collector of the transistor Q3, and an emitter connected to the ground voltage. have. The Darlington transistors Q1 and Q2 and the Darlington transistors Q3 and Q4 are for improving the current driving capability at the transition from the "high" level to the "low" level and the "low" level to the "high" level. .

상기 구성에서 반전전압보상수단(2)은 다이오드를 사용하여도 된다.In the above configuration, the inversion voltage compensating means 2 may use a diode.

상기 구성에 의거하여 본 발명의 동작을 설명하면 다음과 같다. 입력단자(a)에 입력되는 신호가 "하이"레벨일때 단자(c)는 "로우"레벨이 되고 단자(b)는 "하이"레벨이 된다.Referring to the operation of the present invention based on the above configuration is as follows. When the signal input to the input terminal a is at the "high" level, the terminal c is at the "low" level and the terminal b is at the "high" level.

따라서 트랜지스터(Q3, Q4)는 오프되고 트랜지스터(Q1, Q2)는 온되어 출력단자(e) 전압은 VCC-VB1-VB2가 된다.Accordingly, the transistors Q3 and Q4 are turned off and the transistors Q1 and Q2 are turned on so that the voltage of the output terminal e becomes V CC -V B1 -V B2 .

반면에, 입력단자(a)에 입력되는 신호가 "로우"레벨이면 단자(c)는 "하이"레벨이고, 단자(b)는 "로우"레벨이 되어 트랜지스터(Q1)의 베이스-에미터간 축적전하는 MOS 트랜지스터(M4)를 통해 방전되며, 트랜지스터(Q2)의 베이스-에미터간 축적전하는 저항(R2)을 통하여 방전된다.On the other hand, when the signal input to the input terminal a is at the "low" level, the terminal c is at the "high" level, and the terminal b is at the "low" level, and the base-emitter accumulation of the transistor Q1 is accumulated. Electric charge is discharged through the MOS transistor M4, and the base-emitter accumulated charge of the transistor Q2 is discharged through the resistor R2.

입력단자(a)가 "로우"레벨일때 저항(R1)이 없다면 단자(c)는 VB3+VB4전압으로 구정되므로 MOS트랜지스터(M3, M4)로 구성되는 인버터를 동작시키려면 상기 인버터(M3, M4)의 반전전압을 VB3+VB4이하로 낮추어야 하는데 이는 노이즈 마아진이 작아지는 결과를 초래하여 상기 인버터가 오동작할 우려가 있다. 따라서, 저항(R1)은 입력단자(a)가 "로우"레벨일때 단자(c)의 전압을 "하이"레벨로 유지시킴으로써 MOS트랜지스터(M3, M4)로 구성되는 인버터의 노이즈 마아진을 충분히 확보하여 상기 인버터의 반전 전압을 보상하는 기능을 한다. 그러므로 단자(d)에는 VB3+VB4전압이 인가되어 트랜지스터(Q3, Q4)는 온되어 출력단자(e) 전압은 VB4+V3sat가 되어 "로우"레벨이 된다. 트랜지스터(Q3)의 베이스-에미터 축적전하는 저항(R1을 통해 MOS트랜지스터(M2)로 방전되며, 트랜지스터(Q4)의 베이스-에미터 축적전하는 저항(R3)을 통하여 방전된다.If there is no resistor R1 when the input terminal a is at the "low" level, the terminal c is set to the voltage V B3 + V B4, and thus the inverter M3 is operated to operate the inverter composed of the MOS transistors M3 and M4. , The inversion voltage of M4) should be lowered to V B3 + V B4 or less, which may result in a smaller noise margin, which may cause the inverter to malfunction. Therefore, the resistor R1 maintains the noise margin of the inverter constituted by the MOS transistors M3 and M4 by keeping the voltage of the terminal c at the "high" level when the input terminal a is at the "low" level. Compensate for the inverting voltage of the inverter. Therefore, the voltage V B3 + V B4 is applied to the terminal d so that the transistors Q3 and Q4 are turned on so that the voltage of the output terminal e becomes V B4 + V 3 sat to be at the "low" level. The base-emitter accumulation charge of the transistor Q3 is discharged to the MOS transistor M2 through the resistor R1, and the base-emitter accumulation charge of the transistor Q4 is discharged through the resistor R3.

따라서, 본 발명은 종래 회로에 비해 소자수가 적어 칩면적을 줄여 제조원가를 절감할 수 있다.Therefore, the present invention can reduce the manufacturing cost by reducing the number of elements compared to the conventional circuit chip area.

또한, 전력소모감소와 기생캐패시턴스가 줄어 고속동작이 가능해진다.In addition, power consumption is reduced and parasitic capacitance is reduced, enabling high speed operation.

Claims (5)

입력단자(a)로 입력되는 신호처리를 거친 신호를 논리레벨의 신호로 바꾸어 출력단자(b)를 통하여 출력하거나, 또다른 출력단자(c)를 통하여 출력하는 논리수단(1)과, 상기 논리수단(1)의 노이즈 마진을 크게 하여 상기 논리수단(1)의 논리동작을 안정하게 해주기위한 반전전압보상수단(2)과, 상기 단자(b)와 단자(d)로부터의 신호를 입력하여 단자(e)를 통하여 구동신호를 출력하는 구동수단(3)으로 구성된 것을 특징으로 하는 BICMOS 구동회로.Logic means (1) for converting a signal processed through the input signal to the input terminal (a) into a logic level signal and outputting it through the output terminal (b) or through another output terminal (c), and the logic Inverting voltage compensating means (2) for increasing the noise margin of the means (1) to stabilize the logic operation of the logic means (1), and inputting signals from the terminals (b) and (d) to the terminal A BICMOS drive circuit comprising: drive means (3) for outputting a drive signal through (e). 제 1 항에 있어서, 상기 논리수단(1)은 입력단자(a)로부터 입력되는 신호를 반전하여 논리신호를 출력단자(c)로 출력하기 위한 PMOS 트랜지스터와 NMOS 트랜지스터로 구성되는 CMOS 논리수단으로 구성된 것을 특징으로 하는 BICMOS 구동회로.2. The logic means according to claim 1, wherein the logic means (1) comprises a CMOS logic means composed of a PMOS transistor and an NMOS transistor for inverting a signal input from an input terminal (a) and outputting a logic signal to the output terminal (c). BICMOS drive circuit, characterized in that. 제 1 항에 있어서, 상기 반전전압 보상수단(2)은 단자(c)로부터의 논리신호를 입력하고 상기 논리수단(1)의 논리동작을 안정화하기 위한 저항수단으로 구성된 것을 특징으로 하는 BICMOS 구동회로.2. The BICMOS driving circuit according to claim 1, wherein the inverting voltage compensating means (2) comprises resistance means for inputting a logic signal from the terminal (c) and stabilizing a logic operation of the logic means (1). . 제 1 항에 있어서, 상기 반전전압보상수단(2)은 단자(C)로부터의 논리신호를 입력하고 상기 논리수단(1)의 논리동작을 안정화하기 위한 다이오드수단으로 구성된 것을 특징으로 하는 BICOMOS 구동회로.2. The BICOMOS driving circuit according to claim 1, wherein the inversion voltage compensating means (2) comprises diode means for inputting a logic signal from the terminal (C) and stabilizing a logic operation of the logic means (1). . 제 1 항에 있어서, 상기 구동수단(3)은 논리수단(1)의 출력단자(b)에 연결된 베이스, 저항(R2)를 통하여 접지전압에 연결된 에미터와 저항(R4)를 통하여 전원전압이 인가되는 콜렉터를 가진 트랜지스터(Q1)과 상기 트랜지스터(Q1)의 에미터에 연결된 베이스, 상기 트랜지스터(Q1)의 콜렉터에 연결된 콜렉터와 출력단자(e)에 연결된 에미터를 가진 상기 트랜지스터(Q1)과 다알링턴 접속을 이루는 트랜지스터(Q2)와, 반전전압보상수단(2)의 출력단자(d)에 연결된 베이스, 저항(R3)을 통하여 접지전압에 연결된 에미터와 출력단자(e)에 연결된 콜렉터를 가진 트랜지스터(Q3)와, 상기 트랜지스터(Q3)의 에미터에 연결된 베이스, 상기 트랜지스터(Q3)의 콜렉터에 연결된 콜렉터와 접지전압에 연결된 에미터를 가진 상기 트랜지스터(Q3)와 다알링턴 접속을 이루는 트랜지스터(Q4)로 구성된 것을 특징으로 하는 BICMOS 구동회로.According to claim 1, wherein the driving means (3) is a base connected to the output terminal (b) of the logic means 1, the power supply voltage through the emitter and resistor (R4) connected to the ground voltage through the resistor (R2) A transistor Q1 having a collector applied thereto, a base connected to the emitter of the transistor Q1, a transistor connected to the collector of the transistor Q1 and an emitter connected to the output terminal e, and The transistor connected to the Arlington (Q2), the base connected to the output terminal (d) of the inversion voltage compensation means (2), the emitter connected to the ground voltage through the resistor (R3) and the collector connected to the output terminal (e) A transistor making a Darlington connection with the transistor Q3 having the excitation transistor Q3, a base connected to the emitter of the transistor Q3, a collector connected to the collector of the transistor Q3, and an emitter connected to the ground voltage. (Q4) A BICMOS driver circuit, characterized in that configured.
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