Claims (7)
주프로세서(2), 데어타와 명령을 저장하는 메모리 수단(3), 상기 주프로세서를 지지하는 주변수단, 상기 데어타와 명령에 따라 상기 메모리 수단과 상기 주변수단 사이에서 다이렉트 메모리 액세스 전송을 제어하는 코프로세서(1), 상기 주프로세서 상기 메모리 수단, 상기 주변수단, 상기 코프로세서를 결합하는 버스 수단을 포함하는 마이크로 프로세서 시스템.Controls direct memory access transfer between the main processor 2, memory means for storing data and instructions, peripheral means for supporting the main processor, and the memory means and peripheral means in accordance with the data and instructions. A coprocessor (1), said main processor, said memory means, said peripheral means, and bus means for coupling said coprocessor.
특허청구의 범위 제1항에 있어서, 상기 코프로세서(1)은, 상기 메모리 수단에서 데어타 전송 제어정보를 로드하기 위해 로드명령을 실행하고, 상기 테이타 전송제어 정보에 따라 상기 주변수단과 상기 메모리 수단 사이에서 데어타를 전송하기 위해 데어타 전송명령을 실행하는 실행수단(11)을 포함하는 것인 마이크로 프로세서 시스템.2. The memory device according to claim 1, wherein the coprocessor 1 executes a load instruction to load data transmission control information from the memory means, and the peripheral means and the memory according to the data transmission control information. And execution means (11) for executing a data transfer command to transfer the data between the means.
특허청구의 범위 제2항에 있어서, 상기 코프로세서(1)은, 또 상기 데이타 전송제어 정보를 저장하는 레지스터 세트를 포함하는 것인 마이크로 프로세서 시스템.3. A microprocessor system according to claim 2, wherein the coprocessor (1) further comprises a register set for storing the data transfer control information.
특허청구의 범위 제3항에 있어서, 상기 데이타 전송제어 정보는 전송해야 할 데이타의 전송원 어드레스와 전송지 어드레스를 포함하는 마이크로 프로세서 시스템.4. The microprocessor system of claim 3, wherein the data transfer control information includes a transfer source address and a transfer destination address of data to be transferred.
특허청구의 범위 제4항에 있어서, 상기 코프로세서는, 또 상기 로드명령과 상기 데이타 전송명령을 폐치하는 폐치수단과 상기 로드명령 및 상기 데이타 전송명령에 따라 각각 마이크로 명령을 생성하는 마이크로ROM(12)를 포함하고, 상기 실행수단은 상기 마이크로 명령에 의해 제어되는 마이크로 프로세서 시스템.5. The microprocessor (12) according to claim 4, wherein the coprocessor further comprises means for abolishing the load instruction and the data transfer instruction, and a microROM (12) for generating micro instructions in accordance with the load instruction and the data transfer instruction. Microprocessor system controlled by the micro-instructions.
주프로세서, 데이타와 명령을 저장하는 메모리 수단, 주프로세서를 지지하는 주변수단, 상기 메모리 수단과 주변수단 사이에서 다이렉트 메모리 액세스 전송을 제어하는 코프로세서를 갖고, 상기 코프로세서의 제1의 명령의 실행에 따라 상기 메모리 수단에서 상기 코프로세서로 전송해야 할 데어타의 전송원 어드레스와 전송지 어드레스를 로드하는 스텝, 상기 코프로세서의 제2의 명령의 실행에 따라 상기 메모리 수단과 상기 주변수단 사이에서 상기 데어타를 전송하는 스텝을 포함하는 마이크로 프로세서 시스템의 데어타 전송방법.A main processor, memory means for storing data and instructions, peripheral means for supporting the main processor, a coprocessor for controlling direct memory access transfers between the memory means and peripheral means, for executing the first instructions of the coprocessor Loading a transfer source address and a transfer destination address of a data to be transmitted from the memory means to the coprocessor according to the execution of the second instruction of the coprocessor, between the memory means and the peripheral means. A data transmission method of a microprocessor system comprising a step of transmitting a rudder.
특허청구의 범위 제6항에 있어서, 또 상기 메모리 수단에서 상기 코프로세서로 제1의 명령을 로드하는 스텝, 상기 메모리 수단에서 상기 코프로세서로 상기 제2의 명령을 로드하는 스텝을 포함하는 마이크로 프로세서 시스템의 데어타 전송방법.7. The microprocessor of claim 6, further comprising: loading a first instruction from the memory means into the coprocessor, and loading the second instruction from the memory means into the coprocessor. Data transmission method of system.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.