Claims (1)
마이크로프로세서의 인터럽트 확장회로에 있어서, 적어도 4개 이상의 인터럽트 입력단자를 가지며, 상기 단자로 인터럽트신호 입력시에 그룹인터럽트 신호를 출력하고 상기 르부인터럽트 신호에 대한 응답신호 입력시 인터럽트 벡터를 출력하는 인터럽트 콘트롤러(30)와, 상기 인터럽트 콘트롤러(30)의 그룹인터럽트 신호에 의해 인에이블되어 세팅되는 인터럽트 레벨을 디코딩 출력하는 디코더(32)와, 상기 디코더(32)의 입력단자와 소정 레벨을 가지는 전원과 각각 접속되어 인터럽트 레벨을 세팅하는 인터럽트 레벨선택기(34)와, 상기 그룹인터럽트신호 출력에 의해 인에이블되며 상기 디코더(32)의 디코딩데이터를 VME버스를 통해 상기 프로세서의 인터럽트로 제공하는 버퍼(36)와, 상기 프로세서의 인터럽트 응답신호가 입력되는 상태에서 상기 인터럽트 레벨셀렉터(34)의 인터럽트 레벨과 상기 프로세서의 어드레스 레벨이 같을때 벡터를 출력할 수 있는 응답신호를 상기 인터럽트 콘트롤러(30)로 입력시키는 프로그램 어레이로직(40)으로 구성됨을 특징으로 하는 회로.An interrupt expansion circuit of a microprocessor, comprising: at least four interrupt input terminals, an interrupt controller for outputting a group interrupt signal upon input of an interrupt signal to the terminal and an interrupt vector upon inputting a response signal for the Leu interrupt signal; 30, a decoder 32 for decoding and outputting an interrupt level enabled and set by the group interrupt signal of the interrupt controller 30, an input terminal of the decoder 32, and a power supply having a predetermined level, respectively; An interrupt level selector 34 connected to set an interrupt level, a buffer 36 enabled by the group interrupt signal output and providing decoding data of the decoder 32 to an interrupt of the processor via a VME bus; The interrupt while the interrupt response signal of the processor is input; And a program array logic (40) for inputting a response signal for outputting a vector to the interrupt controller (30) when the interrupt level of the level selector (34) and the address level of the processor are the same.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.