KR900006778Y1 - Divided circuit for crt control - Google Patents
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Abstract
내용 없음.No content.
Description
제1도는 종래의 회로도.1 is a conventional circuit diagram.
제2도는 제1도에 따른 파형도.2 is a waveform diagram according to FIG.
제3도는 본 고안의 회로도.3 is a circuit diagram of the present invention.
제4도는 제3도에 따른 파형도이다.4 is a waveform diagram according to FIG.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1∼6 : D플립플롭 7 : 16진카운터1 to 6: D flip-flop 7: Hex counter
AD1∼AD5: 앤드게이트 OR1: 오아게이트AD 1- AD 5 : AND gate OR 1 : OA gate
AD1: 낸드게이트 TC,CLK : 클록신호단AD 1 : NANDGATE TC, CLK: Clock Signal Stage
E∼G : 돗트신호단E to G: Dot signal stage
본 고안은 16진카운터를 사용하지 않고서도 여러개의 D플립플롭인 쉬프트레지스트의 회로구성으로 하나의 문자가 8돗트와 9돗트 및 10돗트로 구성될 수 있도록 한 CRT 콘트롤러용 분주회로에 관한 것이다.The present invention relates to a frequency divider circuit for a CRT controller in which a single character can be composed of 8 dots, 9 dots, and 10 dots with a circuit configuration of a shift resist, which is a plurality of D flip-flops, without using a hexadecimal counter.
컴퓨터본체로부터 송출된 문자나 도형을 표시하는 모니터는 문자출력용과 도형출력용으로서 CRT콘트롤러로부터 송출된 가로 9돗트의 문자클록에 따른 문자데이터를 화면상으로 나타나도록 되어 있는데, 종래의 CRT 콘트롤러에서 사용되는 가로 9돗트의 문자클록은 제1도와 같은 16진카운터(7)에 의해 제2도에 도시된 출력파형을 얻을 수 있도록 되어 있다.The monitor which displays the characters or figures sent out from the computer main body displays the character data according to the horizontal 9-dot character clock sent from the CRT controller for character output and figure output on the screen, which is used in the conventional CRT controller. The character clock of 9 dots horizontally can obtain the output waveform shown in FIG. 2 by the hexadecimal counter 7 shown in FIG.
즉, 이 16진카운터(7)는 A=B=C=1과, D=O로서 "111"의 입력신호가 각각 입력됨에 더불어 제2도의 (2-1)와 같은 돗트클록과 입력됨과 따라 9분주표로 분주하도록 출력단(QA∼AD)으로 제2도의 (2-2)내지 (2-5)와 같은 신호가 출력되게 된다.That is, the hexadecimal counter 7 is inputted with a dot clock as shown in (2-1) of FIG. 2 as A = B = C = 1 and D = O input signal of " 111 " Signals such as (2-2) to (2-5) in FIG. 2 are outputted to the output terminals Q A to A D so as to divide into nine division tables.
그런데, 출력신호(QC)는 보통 CRT콘트롤러나 다른 칩들의 동기신호로 사용되거나 비데오 RAM의 기록펄스 신호로 사용되게 되고, 또 출력신호(QD)는 비데오데이터의 병렬에 의한 데이터를 직렬데이타로 바꾸어 주게되는 클록신호로 사용되게 된다.However, the output signal Q C is usually used as a synchronization signal of a CRT controller or other chips, or as a recording pulse signal of a video RAM, and the output signal Q D is used to serially convert data by parallel of video data. It is used as a clock signal to be changed to.
그러나, 제2도에 도시된 파형도를 자세히 살펴보면, 8돗트로 구성된 문자를 만들게 된다면 상기 16진카운터(7) 출력신호인(2-5)의 클록신호는 항상 하이상태로 유지되기 때문에 16진 카운터(7)로서는 8돗트로 구성된 문자를 만들수가 없게 된다는 단점이 있었다.However, if you look closely at the waveform diagram shown in Fig. 2, if the character consisting of 8 dots is made, the hexadecimal digits since the clock signal of the hexadecimal counter 7 output signal (2-5) are always kept high The counter 7 has a disadvantage in that it is impossible to make a character composed of 8 dots.
이에 본 고안은 상기와 같은 결점을 해결하기 위해 안출된 것으로, 16진카운터를 사용하지 않고서도 간단한 회로구성인 여러개의 D플립플롭의 쉬프트레지스터를 구성시켜 하나의 문자가 8돗트와 9돗트 및 10돗트로 구성되더라도 이를 만족시킬 수 있도록 된 CRT콘트롤러용 분주회로를 제공함에 그 목적이 있다.Therefore, the present invention was devised to solve the above-mentioned drawbacks, and a single letter is composed of 8 dots, 9 dots, and 10 by constructing a shift register of several D flip-flops, which is a simple circuit configuration without using a hexadecimal counter. The purpose of the present invention is to provide a dispensing circuit for a CRT controller that can satisfy this even if it is composed of dot.
이하 본고안의 구성및 작용, 효과를 예시도면에 의거하여 상세히 설명하면 다음과 같다.Hereinafter, the configuration, operation, and effects of the present disclosure will be described in detail with reference to the accompanying drawings.
본 고안은 돗트클록(DC)이 공급되고 직렬로 연결되는 D플립플롭(1∼5)의 출력단(Q)이 앤드게이트(AD1∼AD4)와 낸드게이트(ND1)의 입력단에 각각 연결되고, 상기 D플립플롭(5)의 출력단(Q)과 앤드게이트(AD1)의 출력단이 오아게이트(OR1)를 거쳐 D플립플롭(6)의 입력단에 연결되며, 상기 D플립플롭(4∼6)의 출력단(Q)과 돗트신호단(E∼G)의 상기 앤드게이트(AD3∼AD5)의 입력단에 각각 연결되고, 상기 앤드게이트(AD2∼AD5)의 출력단 노아게이트(NR1)를 거쳐 상기 D플립플롭(1)의 입력단에 연결되며, 상기 낸드게이트(ND1)가 D플립플롭(5)의 출력단이 클록신호단(TC)(CLK)에 각각 연결된 구조로 되어 있다.According to the present invention, the output terminal Q of the D-flop flops 1 to 5, which is supplied with the dot clock DC and connected in series, is connected to the input terminals of the AND gates AD 1 to AD 4 and the NAND gate ND 1 , respectively. The output terminal Q of the D flip flop 5 and the output terminal of the AND gate AD 1 are connected to an input terminal of the D flip flop 6 via an ora gate OR 1 , and the D flip flop 4. Connected to the input terminals of the AND gates AD 3 to AD 5 of the output terminal Q and the dot signal terminals E to G, respectively, and the output terminal NOR gates of the AND gates AD 2 to AD 5 . NR 1 ) is connected to the input terminal of the D flip-flop (1), the NAND gate (ND 1 ) is connected to the output terminal of the D flip-flop (5) clock signal terminal (TC) (CLK), respectively have.
제3도는 상기와 같은 구조로 되어 있는 본 고안의 회로도로서, 종래의 16진 카운터(1)의 출력신호(QC)(QD)를 하나의 문자가 8∼10돗트로 구성되더라도 이를 만족시켜 줄 수 있는 제4도와 같은 신호 및 진리표로 변경시켜 주도록 함으로서, 간단한 회로구성으로 가로로 8∼10돗트의 문자를 각각 만들수 있도록 한다.3 is a circuit diagram of the present invention having the above structure, and satisfies the output signal Q C (Q D ) of the conventional hexadecimal counter 1 even if one character consists of 8 to 10 dots. By changing the signal and the truth table as shown in Fig. 4, it is possible to make characters of 8 to 10 dots horizontally with a simple circuit configuration.
먼저 제2도에 도시된(2-1)과 같은 돗트신호가 D플립플롭(1∼6)의 클록단에 각각 공급됨과 더불어 도시되어 있지 않는 마이크로프로세서로부터 송출된 돗트신호단(E∼G)의 신호가 송출되게 되는데, 여기서 돗트신호단(E∼G)의 신호가 "100"이면 8돗트, "10"이면 9돗트, 001이면 10돗트의 문자로 되게 된다.First, the dot signals such as (2-1) shown in FIG. 2 are supplied to the clock stages of the D flip-flops 1 to 6, respectively, and the dot signal stages E to G sent from a microprocessor not shown. If the signal of the dot signal stage (E ~ G) is "100" is 8 dots, "10" is 9 dots, 001 is 10 dots characters.
이때 "100"의 돗트신호(E∼G)가 소프트웨어에 의해 마이크로프로세서로부터 앤드게이트(AD3∼AD5)의 한 입력단에 각각 입력되게 되면 8돗트모우드로 변경되게 되는데, 이는 후술한 진리표에 따른 D플립플롭(1∼4)의 출력단(Q)신호가 "11"이라면 앤드게이트(AD1)의 출력신호는 "0"상태이면서 앤드게이트(AD2∼AD5)를 통과한 노아게이트(NR1)의 출력신호도 "0"상태로 되게 된다.At this time, when the dot signals E to G of "100" are respectively input from the microprocessor to one input terminal of the AND gates AD 3 to AD 5 by software, the dot signals E to G are changed to 8 dots mode. If the output terminal Q signal of the D flip-flop 1 to 4 is "11", the output signal of the AND gate AD 1 is "0" and the noah gate NR which has passed through the AND gates AD 2 to AD 5 . The output signal of 1 ) also becomes "0" state.
그러면 상기 앤드게이트(AD1)나 D플립플롭(5)의 출력신호가 "0"상태로 있게 되므로 D플립플롭(6)이 동작되지 않게되고, 이때 노아게이트(NR1)의 출력신호인 "0"상태가 D플립플롭(1)의 입력단(Q)에 입력되므로 "111"상태에서 0011로 변환되고, 그 다음의 플립플롭(1∼5)의 출력상태는 다음과 같은 진리표로 변환되게 된다.Then, since the output signal of the AND gate AD 1 or the D flip flop 5 is in a "0" state, the D flip flop 6 is not operated. In this case, the output signal of the NO gate NR 1 is " Since the 0 "state is input to the input terminal Q of the D flip-flop 1, it is converted into" 0011 "in the" 111 "state, and the output state of the next flip-flop 1-5 is converted into the following truth table. .
따라서, 위와 같이 D플립플롭(1∼5)의 출력신호가 변환되게 되므로 낸드게이트(ND1)의 출력신호인 TC신호와 D플립플롭(5)의 출력신호인 CLK신호는 각각 제4도의(4-1)에 도시된(A)(B)신호로 출력되어 8돗트의 문자인 클록신호로서 변경되게 된다.Therefore, as described above, the output signals of the D flip-flops 1 to 5 are converted, so that the TC signal, which is the output signal of the NAND gate ND 1 , and the CLK signal, which is the output signal of the D flip-flop 5, are shown in FIG. It is outputted as a signal (A) (B) shown in 4-1) and changed into a clock signal of 8 dots characters.
여기서 TC신호는 상기 D플립플롭(1∼4)의 출력신호가 모두 "1"일때만 "0"으로 되는 펄스신호인 것이다.The TC signal is a pulse signal that becomes "0" only when the output signals of the D flip-flops 1 to 4 are all "1".
이와달리 "10"의 돗트신호(E∼G)가 소프트웨어에 의해 마이크로프로세서로부터 앤드게이트(AD3∼AD5)의 입력단에 각각 입력되게 되면 9돗트 모우드로 변경되게되는데, 이는 후술한 진리표에 따른 D플립플롭(1∼5)의 출력신호가 "111"이라면 앤드게이트(AD1)의 출력신호는 "0"상태이면서 앤드게이트(AD2∼AD5)를 통과한 노아케이트(NR1)의 출력신호로 "0"상태로 되게된다.On the other hand, when the dot signals E to G of " 10 " are respectively inputted from the microprocessor to the input terminals of the AND gates AD 3 to AD 5 by software, the dot signals E to G are changed into 9 dot modes. If the output signal of the D flip-flop 1 to 5 is " 111 ", the output signal of the AND gate AD 1 is " 0 " while the no signal NR 1 has passed through the AND gates AD 2 to AD 5 . The output signal is set to "0".
그러면, 상기 앤드게이트(AD1)나 D플립플롭(5)의 출력신호가 "0"상태로 있게 되므로 D플립플롭(6)이 동작되지 않게되고, 이때 노아케이트(NR1)의 출력신호인 "0"상태가 D플립플롭(1)의 입력단(D)에 입력되게되므로 "1111"상태에서 "111"상태로 변경되고, 그 다음의 D플립플롭(1∼5)의 출력상태는 다음과 같은 진리표로 변환되게 된다.Then, since the output signal of the AND gate AD 1 or the D flip flop 5 is in a "0" state, the D flip flop 6 is not operated, and at this time, the output signal of the no gate NR 1 is Since the "0" state is input to the input terminal D of the D flip flop 1, the state is changed from the "1111" state to the "111" state, and the output state of the next D flip flop 1 to 5 is as follows. To the same truth table.
따라서, 위와 같이 진리표 상태로 D플립플롭(1∼5)의 출력신호가 변환되므로 낸드게이트(ND1)의 출력신호인 TC 신호와 D플립플롭(5)의 출력신호인 CLK신호는 각각 제4도의 (4-2)에 도시된 (A)(B)신호로 출려되게 9돗트의 문자인 클록신호로서 변경되게 된다.Accordingly, as described above, since the output signals of the D flip-flops 1 to 5 are converted to the truth table state, the TC signal, which is the output signal of the NAND gate ND 1 , and the CLK signal, which is the output signal of the D flip-flop 5, are respectively fourth. It is changed to the clock signal which is a character of 9 dots so as to be outputted as the signal (A) (B) shown in (4-2) of FIG.
한편 "1"의 돗트신호(E∼G)가 소프트웨어에 의해 마이크로프로세서로부터 앤드게이트(AD3∼AD5)의 입력단에 각각 입력되게 되면 10돗트 모우드로 변경되게되는데, 이는 후술할 진리표에 따른 D플립플롭(1∼6)의 출력단신호가 "111100"이라면 앤드게이트(AD1)의 출력신호는 "1"상태이면서 앤드게이트(AD2∼AD5)를 통과한 노아케이트(NR1)의 출력신호로 "0"상태로 되게된다.On the other hand, when the dot signals E to G of " 1 " are respectively inputted from the microprocessor to the input terminals of the AND gates AD 3 to AD 5 by software, the dot signals E to G are changed to 10 dots mode, which is D according to the truth table to be described later. If the output terminal signal of the flip-flops 1 to 6 is "111100", the output signal of the AND gate AD 1 is "1" and the output of the no-gate NR 1 which has passed through the AND gates AD 2 to AD 5 . The signal is brought to the "0" state.
그러면, 상기 앤드게이트(AD1)나 D플립플롭(5)의 출력신호가 "1"상태로 있게 되므로 D플립플롭(6)이 동작되지 않게되고, 이때 노아케이트(NR1)의 출력신호인 "0"상태가 D플립플롭(1)의 입력단(D)에 입력되게되므로 "111100"상태에서 "11111"상태로 변경되고, 그 다음의 D플립플롭(1∼6)의 출력상태는 다음과 같은 진리표로 변환되게 된다.Then, the output signal of the AND gate AD 1 or the D flip-flop 5 is in the " 1 " state, so that the D flip-flop 6 is not operated. In this case, the output signal of the no-gate NR 1 is Since the "0" state is input to the input terminal D of the D flip flop 1, the state is changed from the "111100" state to the "11111" state, and the output state of the next D flip flop 1 to 6 is as follows. To the same truth table.
따라서, 위와 같은 진리표 상태로 D플립플롭(1∼6)의 출력신호가 변환되므로 낸드게이트(ND1)의 출력신호인 TC 신호와 D플립플롭(5)의 출력신호인 CLK신호는 각각 제4도의(4-3)에 도시된 (A)(B)신호로 출력되게 10돗트의 문장인 클록신호로서 변경되게 된다.Therefore, since the output signal of the D flip-flops 1 to 6 is converted to the above truth table state, the TC signal, which is the output signal of the NAND gate ND 1 , and the CLK signal, which is the output signal of the D flip-flop 5, are respectively fourth. It is changed to a clock signal which is a sentence of 10 dots to be outputted as the signal (A) (B) shown in Fig. 4-3.
상기한 바와 같이 본 고안은 종래의 16진카운터를 사용 하지 않고서도 간단한 회로구성인 여러개의 D플립플롭의 쉬프트레지스터를 구성시켜 하나의 문자가 8돗트와 9돗트 및 10돗트로 구성되더라도 이를 만족시킬 수 있도록 된 CRT콘트롤러용 분주회로를 제공한 것이다.As described above, the present invention composes a shift register of several D flip-flops, which is a simple circuit configuration, without using a conventional hexadecimal counter, even if one character is composed of 8 dots, 9 dots, and 10 dots. The division circuit for CRT controller is provided.
Claims (1)
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|---|---|---|---|
| KR2019860019491U KR900006778Y1 (en) | 1986-12-06 | 1986-12-06 | Divided circuit for crt control |
Applications Claiming Priority (1)
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|---|---|---|---|
| KR2019860019491U KR900006778Y1 (en) | 1986-12-06 | 1986-12-06 | Divided circuit for crt control |
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Family
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Family Applications (1)
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| KR2019860019491U KR900006778Y1 (en) | 1986-12-06 | 1986-12-06 | Divided circuit for crt control |
Country Status (1)
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- 1986-12-06 KR KR2019860019491U patent/KR900006778Y1/en not_active IP Right Cessation
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| Publication number | Publication date |
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