JP2924030B2 - Clock signal selection circuit - Google Patents

Clock signal selection circuit

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JP2924030B2
JP2924030B2 JP1326889A JP32688989A JP2924030B2 JP 2924030 B2 JP2924030 B2 JP 2924030B2 JP 1326889 A JP1326889 A JP 1326889A JP 32688989 A JP32688989 A JP 32688989A JP 2924030 B2 JP2924030 B2 JP 2924030B2
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output
clock
outputs
mode register
selector
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勉 加藤
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はクロック信号選択回路に関し、特に複数の機
能ブロックに、それぞれ異なるクロック信号を選択して
出力するクロック信号選択回路に関する。
Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a clock signal selection circuit, and more particularly to a clock signal selection circuit that selects and outputs different clock signals to a plurality of functional blocks.

〔従来の技術〕[Conventional technology]

従来、この種のクロック信号選択回路は、第4図に示
す回路構成となっていた。
Conventionally, this kind of clock signal selection circuit has a circuit configuration shown in FIG.

第4図において、外部より入力されるクロック信号CK
は、6段分周回路21に入力される。6段階分周回路21で
は、クロック信号CKを分周し、各分周後の信号が出力さ
れる。クロック信号CKの周波数をfxとした時、分周出力
a,b,c,d,e,fは、それぞれfx/2,fx/4,fx/8,fx/16,fx/32,
fx/64の周波数のクロック信号となる。モードレジスタ
Hは、クロック出力CKOUT1に、分周出力c,d,e,fのう
ち、どれを出力するかかを設定するレジスタであり、こ
の場合、4種類の分周出力を選択する為には、2ビット
のレジスタが必要である。セレクタD:22はモードレジス
タH:26に設定されたデータに従い、分周出力c,d,e,fの
うちどれか1つを選択し、クロック出力CKOUT1として出
力する。第1表に、モードレジスタH:26の設定値と、ク
ロック出力CKOUT1に出力される分周出力の一例を示す。
この例では、モードレジスタH:26に“01"を設定した
時、クロック出力CKOUT1には、分周出力dが出力され
る。
In FIG. 4, a clock signal CK input from the outside
Is input to the six-stage frequency dividing circuit 21. The six-stage frequency dividing circuit 21 divides the frequency of the clock signal CK and outputs a signal after each frequency division. When the frequency of the clock signal CK was f x, divided output
a, b, c, d, e, f are f x / 2, f x / 4, f x / 8, f x / 16, f x / 32,
A clock signal with a frequency of f x / 64. The mode register H is a register for setting which of the divided outputs c, d, e, and f is to be output to the clock output CKOUT1, and in this case, in order to select four types of divided outputs, Requires a 2-bit register. The selector D: 22 selects one of the frequency-divided outputs c, d, e, and f according to the data set in the mode register H: 26, and outputs it as the clock output CKOUT1. Table 1 shows an example of the set value of the mode register H: 26 and the frequency-divided output output to the clock output CKOUT1.
In this example, when “01” is set in the mode register H: 26, the frequency output d is output to the clock output CKOUT1.

第5図は第4図のセレクタD:22の回路例である。この
場合、4種類の信号の中から1つだけ選択して出力する
為、4つのANDゲート30〜33と、1つのORゲート34で構
成される。この様に、セレクタ回路は、比較的大きな回
路となる。
FIG. 5 is a circuit example of the selector D: 22 in FIG. In this case, since only one signal is selected and output from the four types of signals, four AND gates 30 to 33 and one OR gate 34 are provided. Thus, the selector circuit is a relatively large circuit.

同様に、クロック出力CKOUT2,CKOUT3,CKOUT4には、そ
れぞれのモードレジスタI:27,J:28,K:29において設定さ
れた値に従い、分周出力c,d,e,fのどれかが出力され。
Similarly, any one of the divided outputs c, d, e, and f is output to the clock outputs CKOUT2, CKOUT3, and CKOUT4 according to the values set in the respective mode registers I: 27, J: 28, and K: 29. Is.

第6図に、動作タイミングチャート例を示す。このタ
イミングチャートは、クロック出力CKOUT1,CKOUT2,CKOU
T3,CKOUT4にそれぞれ、分周出力d,f,c,dを選択して出力
する場合の動作例である。
FIG. 6 shows an example of an operation timing chart. This timing chart shows the clock outputs CKOUT1, CKOUT2, CKOU
This is an operation example in the case where frequency-divided outputs d, f, c, and d are selected and output as T3 and CKOUT4, respectively.

〔発明が解決しようとする課題〕[Problems to be solved by the invention]

上述した従来のクロック信号選択回路は、各クロック
出力ごとに比較的回路規模の大きいセレクタ回路を必要
とするので、LSI化した時に、回路が複雑になり、チッ
プ面積が大きくなるという欠点がある。
The above-described conventional clock signal selection circuit requires a selector circuit having a relatively large circuit scale for each clock output, and thus has the disadvantage that when it is implemented as an LSI, the circuit becomes complicated and the chip area increases.

〔課題を解決するための手段〕[Means for solving the problem]

本発明のクロック信号選択回路は、クロック信号に応
答して第1及び第2のラッチ信号を生成するタイミング
回路と、入力端が第1の節点に接続されると共に出力端
が第1の出力端に接続され前記第1のラッチ信号に応答
して前記入力端のデータを取り込む第1のラッチ回路
と、入力端が第1の節点に接続されると共に出力端が第
2の出力端に接続され前記第2のラッチ信号に応答して
前記入力端のデータを取り込む第2のラッチ回路と、第
1のモードレジスタと、第2のモードレジスタと、前記
第1のラッチ信号に対応する期間前記第1のモードレジ
スタの値を出力し前記第2のラッチ信号に対応する期間
前記第2のモードレジスタの値を出力する第1のセレク
タと、前記クロック信号に応答して生成された第1の分
周クロック及び第2の分周クロックが入力され前記第1
のセレクタから供給される値に応じて前記第1の節点に
選択された前記第1もしくは第2の分周クロックを出力
する第2のセレクタとを備えることを特徴とする。
A clock signal selection circuit according to the present invention includes a timing circuit for generating first and second latch signals in response to a clock signal, an input terminal connected to the first node, and an output terminal connected to the first output terminal. A first latch circuit connected to the first latch signal for receiving the data of the input terminal in response to the first latch signal; and an input terminal connected to the first node and an output terminal connected to the second output terminal. A second latch circuit that captures data at the input end in response to the second latch signal; a first mode register; a second mode register; and a second mode register corresponding to the first latch signal. A first selector that outputs the value of the second mode register and outputs a value of the second mode register for a period corresponding to the second latch signal; and a first selector that is generated in response to the clock signal. Clock and the second The divided clock is input first
And a second selector that outputs the first or second frequency-divided clock selected at the first node in accordance with a value supplied from the selector.

〔実施例〕〔Example〕

次に、本発明について図面を参照して説明する。 Next, the present invention will be described with reference to the drawings.

第1図は本発明の一実施例の回路構成図である。外部
より入力されるクロック信号CKは、6段分周回路1に入
力される。6段分周回路1の動作は、前述した従来例と
同じであり、クロック信号CKの周波数をfxとした時、分
周出力a,b,c,d,e,fの周波数は、それぞれ、fx/2,fx/4,f
x/8,fx/18,fx/32,fx/64である。
FIG. 1 is a circuit diagram of one embodiment of the present invention. The clock signal CK input from the outside is input to the six-stage frequency dividing circuit 1. Operation of a six-stage divider circuit 1 is the same as the conventional example described above, when the frequency of the clock signal CK and the f x, the frequency of the divided output a, b, c, d, e, f , respectively , F x / 2, f x / 4, f
x / 8, f x / 18 , f x / 32, is f x / 64.

モードレジスタH:14,I:15,J:16,K:17は、それぞれ2
ビット長のレジスタで、クロック出力CKOUT1,CKOUT2,CK
OUT3,CKOUT4に、分周出力c,d,e,fのどの信号を出力する
かを設定する。セレクタB:3及びセレクタC:4は、それぞ
れモードレジスタの上位及び下位ビットに対応してい
る。分周出力a及びbが、共にLOWレベルの時、セレク
タB:3は、モードレジスタH:14の上位ビットを、セレク
タC:4は、モードレジスタH:14の下位ビットをそれぞれ
選択して出力する。同様に、分周出力a及びbが、それ
ぞれHighレベル、Lowレベルの時は、モードレジスタI:1
5、Lowレベル,Highレベルの時は、モードレジスタJ:1
6、Highレベル,Highレベルの時はモードレジスタK:17の
設定値を選択して出力する。
The mode registers H: 14, I: 15, J: 16, and K: 17 are 2
Clock output CKOUT1, CKOUT2, CK
Which of the divided outputs c, d, e, and f is output is set to OUT3 and CKOUT4. The selector B: 3 and the selector C: 4 correspond to the upper and lower bits of the mode register, respectively. When the frequency-divided outputs a and b are both LOW level, the selector B: 3 selects and outputs the upper bit of the mode register H: 14, and the selector C: 4 selects and outputs the lower bit of the mode register H: 14. I do. Similarly, when the divided outputs a and b are at the high level and the low level, respectively, the mode register I: 1
5.When low level and high level, mode register J: 1
6. When the signal is at the high level, the setting value of the mode register K: 17 is selected and output.

セレクタAは、セレクタB及びCの出力値によって、
分周出力c,d,e,fのうちどれかを選択して出力する。セ
レクタAの出力は、4つのクロック出力ラッチ5,6,7,8
に入力される。クロック出力ラッチ5の出力がクロック
出力CKOUT1であり、同様に、クロック出力ラッチ6,7,8
の出力が、クロック出力CKOUT2,CKOUT3,CKOUT4である。
The selector A determines the output value of the selectors B and C
One of the divided outputs c, d, e, and f is selected and output. The output of the selector A has four clock output latches 5, 6, 7, 8
Is input to The output of the clock output latch 5 is the clock output CKOUT1, and similarly, the clock output latches 6, 7, 8
Are clock outputs CKOUT2, CKOUT3, and CKOUT4.

タイミングデコーダ13は、分周出力a及びbをデコー
ドする回路であり、タイミングデコーダ13の出力と、ク
ロック信号CKの論理積をとった信号g,h,i,jが、それぞ
れ4つのクロック出力ラッチ5,6,7,8のラッチ信号とな
る。
The timing decoder 13 is a circuit that decodes the frequency-divided outputs a and b. The output of the timing decoder 13 and signals g, h, i, j obtained by ANDing the clock signal CK are provided in four clock output latches, respectively. 5, 6, 7 and 8 are latch signals.

第2図は、本発明例の動作説明の為の動作タイミング
チャートである。クロック信号CKの分周出力a及びb
が、共にLowレベルの時には、セレクタB:3及びC:4は、
モードレジスタHを選択して出力する。従ってこの時
は、第1図のセレクタA:2は、モードレジスタH:14の設
定値に応じて、分周出力c,d,e,fのどれかを出力してい
る。分周出力a及びbが共にLowレベルの時の、クロッ
ク信号CKがクロック出力CKOUT1の出力ラッチ信号gであ
る。同様に、分周出力9及びbがそれぞれHighレベル及
びLowレベルの時は、モードレジスタI:15の設定値に応
じて、分周出力c,d,e,fのどれかが選択され、クロック
出力CKOUT2の出力ラッチ6にラッチされる。
FIG. 2 is an operation timing chart for explaining the operation of the example of the present invention. Divided outputs a and b of clock signal CK
However, when both are at the low level, the selectors B: 3 and C: 4
Select and output the mode register H. Therefore, at this time, the selector A: 2 in FIG. 1 outputs any one of the divided outputs c, d, e, and f according to the set value of the mode register H: 14. The clock signal CK is the output latch signal g of the clock output CKOUT1 when both the divided outputs a and b are at the low level. Similarly, when the divided outputs 9 and b are at the high level and the low level, respectively, one of the divided outputs c, d, e, and f is selected according to the set value of the mode register I: 15, and The output CKOUT2 is latched by the output latch 6.

第3図は、本発明例の動作タイミングチャートの一例
である。本例は、クロック出力CKOUT1,CKOUT2,CKOUT3,C
KOUT4に、それぞれ分周出力d,f,c,dを選択した場合であ
る。本実施例では、従来例に対して、クロック出力CKOU
T1,CKOUT2,CKOUT3,CKOUT4は、それぞれ位相がずれる
が、周波数(周期)としては、同じクロック出力とな
る。
FIG. 3 is an example of an operation timing chart of the example of the present invention. In this example, the clock outputs CKOUT1, CKOUT2, CKOUT3, C
This is the case where the divided outputs d, f, c, d are selected for KOUT4. In this embodiment, the clock output CKOU is
T1, CKOUT2, CKOUT3, and CKOUT4 are out of phase with each other, but have the same clock output as the frequency (cycle).

〔発明の効果〕 以上説明したように本発明は、各クロック出力におけ
る分周出力を選択して出力するセレクタを共通し、時分
割で各クロック出力を選択して出力することにより、回
路規模を小さくし、LSI化した時にチップ面積を小さく
できる効果がある。本実施例では、4本のクロック出力
を時分割にした例で説明を行なったが、クロック出力の
本数が多い場合ほど、この効果は顕著である。また、被
選択のクロック種類が多い場合も効果は大きい。
[Effects of the Invention] As described above, the present invention has a common selector for selecting and outputting a divided output in each clock output, and selecting and outputting each clock output in a time-sharing manner, thereby reducing the circuit scale. There is an effect that the chip area can be reduced when the LSI is made smaller. In the present embodiment, an example has been described in which four clock outputs are time-divided, but this effect is more remarkable as the number of clock outputs increases. The effect is also great when there are many clock types to be selected.

【図面の簡単な説明】[Brief description of the drawings]

第1図は本発明のクロック信号選択回路の回路構成図、
第2図は、第1図の動作説明の為のタイミングチャー
ト、第3図は、第1図の動作タイミングチャートの一
例、第4図は従来のクロック信号選択回路の回路構成
図、第5図は第4図のセレクタの回路図、第6図は第4
図の動作タイミングチャートの一例である。 1,21……6段分周回路、2,3,4,22,23,24,25……セレク
タ回路、5,6,7,8……ラッチ、9,10,11,12,30,31,32,33
……ANDゲート、13……タイミングデコーダ、14,15,16,
17,26,27,28,29,37……モードレジスタ、34……ORゲー
ト、35,36……インバータ。
FIG. 1 is a circuit configuration diagram of a clock signal selection circuit of the present invention,
2 is a timing chart for explaining the operation of FIG. 1, FIG. 3 is an example of an operation timing chart of FIG. 1, FIG. 4 is a circuit configuration diagram of a conventional clock signal selection circuit, and FIG. FIG. 6 is a circuit diagram of the selector of FIG. 4, and FIG.
It is an example of the operation timing chart of the figure. 1,21 ... 6-stage frequency divider, 2, 3, 4, 22, 23, 24, 25 ... selector circuit, 5, 6, 7, 8 ... latch, 9, 10, 11, 12, 30, 30, 31,32,33
…… AND gate, 13 …… Timing decoder, 14,15,16,
17, 26, 27, 28, 29, 37 ... mode register, 34 ... OR gate, 35, 36 ... inverter.

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】クロック信号に応答して第1及び第2のラ
ッチ信号を生成するタインミング回路と、入力端が第1
の節点に接続されると共に出力端が第1の出力端に接続
され前記第1のラッチ信号に応答して前記入力端のデー
タを取り込む第1のラッチ回路と、入力端が第1の節点
に接続されると共に出力端が第2の出力端に接続され前
記第2のラッチ信号に応答して前記入力端のデータを取
り込む第2のラッチ回路と、第1のモードレジスタと、
第2のモードレジスタと、前記第1のラッチ信号に対応
する期間前記第1のモードレジスタの値を出力し前記第
2のラッチ信号に対応する期間前記第2のモードレジス
タの値を出力する第1のセレクタと、前記クロック信号
に応答して生成された第1の分周クロック及び第2の分
周クロックが入力され前記第1のセレクタから供給され
る値に応じて前記第1の節点に選択された前記第1もし
くは第2の分周クロックを出力する第2のセレクタとを
備えることを特徴とするクロック信号選択回路。
A timing circuit for generating first and second latch signals in response to a clock signal;
A first latch circuit connected to the first node and having an output terminal connected to the first output terminal and receiving the data of the input terminal in response to the first latch signal; and an input terminal connected to the first node. A second latch circuit that is connected and has an output terminal connected to a second output terminal and takes in data of the input terminal in response to the second latch signal; a first mode register;
A second mode register for outputting a value of the first mode register for a period corresponding to the first latch signal and outputting a value of the second mode register for a period corresponding to the second latch signal; 1 selector, and a first divided clock and a second divided clock generated in response to the clock signal are input to the first node in accordance with a value supplied from the first selector. And a second selector for outputting the selected first or second divided clock.
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