KR900005896Y1 - Non overlapping clock pulse generating circuit - Google Patents

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KR900005896Y1
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박희덕
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삼성전자 주식회사
한형수
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Abstract

내용 없음.No content.

Description

비 중복(NON-OVERLAPPING) 클럭펄스 발생회로NON-OVERLAPPING CLOCK PULSE GENERATION CIRCUIT

제1도는 일반적으로 중앙처리장치(CPU)에 사용되는 클럭펄스를 도시한 도면.1 illustrates clock pulses generally used in a central processing unit (CPU).

제2도는 종래의 클럭펄스 발생회로도.2 is a conventional clock pulse generation circuit diagram.

제3도는 제2도의 입출력 파형을 나타낸 파형도.3 is a waveform diagram showing input and output waveforms of FIG.

제4도는 본 고안에 따른 회로도.4 is a circuit diagram according to the present invention.

제5도는 제4도의 주요부분에 대한 입출력 파형을 도시한 도면.5 shows input and output waveforms for the main part of FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

FF : D형 플립플롭 NOR1, NOR2: 노아게이트FF: D flip-flop NOR 1 , NOR 2 : Noah gate

CPU : 중앙처리장치CPU: Central Processing Unit

본 고안은 중앙처리장치(CPU)에서 사용되는 두개의 클럭 펄수가 중첩(OVERLAPPING)되지 않도록 하여 중앙처리장치(CPU)가 오동작하는 것을 방지할 수 있는 회로에 관한 것이다.The present invention relates to a circuit that can prevent the central processing unit (CPU) from malfunctioning by preventing the two clock pulses used in the central processing unit (CPU) from overlapping.

일반적으로 8비트 마이크로 프로세서(MICROPROCESSOR ; 6800)를 시스템의 중앙처리장치로 사용할 때에 중앙처리장치(CPU)의 동작에 필요한 클럭이 두개가 필요한데, 이 두개의 클럭 펄수는 도면 제1도에 도시된 바와가이 비충첩이어야 정상적인 동작을 하게 된다.In general, when the 8-bit microprocessor (MICROPROCESSOR; 6800) is used as the central processing unit of the system, two clocks are required for the operation of the central processing unit (CPU). This must be non-confidential for normal operation.

8비트 마이크로 프로세서(6800)를 시스템의 중앙처리장치(CPU)로 사용할 때에는 상기 중앙처리장치(CPU) 동작에 필요한 클럭 펄수가 필요한 데이클럭펄스는 제1도에 도시된 바와같이 두개의 클럭펄스가 비충첩이어야 정상적인 동작을 하게 된다.When the 8-bit microprocessor 6800 is used as the CPU of the system, the clock clock required for the CPU operation is divided into two clock pulses as shown in FIG. Only non-confidence will work normally.

상기한 마이크로 프로세서(6800)를 중앙처리장치(CPU)로 사용하는 터미날(Terminal)에서는 두개의 클럭펄스가 중첩(OVERLAPPING)이 8m sec 정도 발생되므로 시스템이 오동작을 유발하는 경우가 있었다.In the terminal using the microprocessor 6800 as the CPU, the two clock pulses are overlapping (overlapping) occurs about 8m sec, the system may cause a malfunction.

현재까지 중앙처리장치(CPU)에 사용되는 클럭펄스 발생회로는 도면 제2도에 도시된 바와같이 하나의 클럭펄스를 이용하여 반전 및 그대로 이용한다.The clock pulse generation circuits used in the central processing unit (CPU) to date are inverted and used as they are using one clock pulse as shown in FIG.

상기와 같이 하나의 클럭펄스를 반전 및 그대로 이용하므로 상호 클럭펄스의 위상은 반전되지만 제3도에 도시된 바와같이 인버터(Ⅰ)에 의해서 반전된 클럭펄스가 지연이 되어 01와 같은 클럭펄스가 중앙처리장치(CPU)에 인가되는 바, 중앙처리장치(CPU)에 인가되는 두개의 클럭펄스는 인버터(Ⅰ)에 지연시간에 의해서 상호 중첩이 되어 오동작이 유발되는 단점이 있었다.As described above, since one clock pulse is inverted and used as it is, the phases of the mutual clock pulses are inverted. However, as shown in FIG. 3, the clock pulses inverted by the inverter I are delayed, so that a clock pulse equal to 0 1 is obtained. As applied to the central processing unit (CPU), two clock pulses applied to the central processing unit (CPU) were overlapped by the delay time in the inverter (I), causing a malfunction.

따라서 본 고안은 상기와 같은 제반 결점을 해소코자 안출한 것으로써, 하나의 클럭펄스를 이용하여 상호 중첩이 되지 않는 두개의 클럭펄스를 발생시켜 중앙처리장치(CPU)가 오동작하는 것은 방지할 수 있는 회로를 제공하는 것에 그 목적이 있다.Therefore, the present invention devised to solve the above-mentioned shortcomings, and by using two clock pulses to generate two clock pulses which do not overlap each other, it is possible to prevent the central processing unit (CPU) from malfunctioning. The purpose is to provide a circuit.

이하, 첨부된 도면에 의거하여 본 고안의 목적을 달성할 수 있는 실시예를 상세히 기술하면 다음과 같다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

제4도는 본 고안에 따른 회로도로써, 기존 중앙처리장치(CPU)에 인가되는 클럭펄스(CLOCK)를 토글작용을 하는 D형 플립플롭(FF2)의 출력단자(Q)에서 출력되는 데이터를 노아게이트(NOR1)(NOR2)로 구성된 RS형 플립플롭(FF3)의 입력단자(Q)에 각각 입력되도록 연결한다.Figure 4 is a circuit diagram according to the present invention, the output terminal (Q) of the D-type flip-flop (FF 2 ) to toggle the clock pulse (CLOCK) applied to the existing CPU (CPU) Input terminal (Q) of RS flip-flop (FF 3 ) composed of Noah gate (NOR 1 ) (NOR 2 ) Connect each input to.

한편, RS형 플립플롭(FF2)의 출력단자(Q)에서 출력되는 펄스를 중앙처리장치(CPU)에 인가되도록 하여 본 고안의 회로를 구성한다.On the other hand, the output terminal Q of the RS flip-flop FF 2 The pulse output from the circuit is applied to the CPU to configure the circuit of the present invention.

제5도는 제4도의 주요 부분에 대한 입출력 파형도를 도시한 도면이다.FIG. 5 is a diagram showing input and output waveforms for the main part of FIG.

상기와 같은 구성을 가진 본 고안의 회로 동작을 도면 제5도를 인용하여 설명한다.The circuit operation of the present invention having the configuration as described above will be described with reference to FIG.

D형 플립플롭(FF1)의 클럭단다(CK)에 제5도의 CLOCK과 같은 펄스가 입력이 되면 토글작용을 하는 D형 플립플롭(FF1)의 출력단자(Q)에서는 제5도의 A, B와 같은 파형이 출력되어 RS형 플립플롭(FF2)의 입력단자(R)(S)에 각각 인가된다.The output terminal of the D-type flip-flop (FF 1) to danda clock (CK) is a pulse, such as a fifth-degree CLOCK D-type flip-flop (FF 1) to the toggle action when the input of the (Q) In FIG. 5, waveforms such as A and B of FIG. 5 are output and applied to the input terminals R and S of the RS flip-flop FF 2 , respectively.

따라서, 상기한 RS형 플립플롭(FF2)이 출력단자(Q)에서 출력되는 파형을 제5도의 C, D와 같은 파형이 각각 되어 중앙처리장치(CPU)의 출클럭단다(O1)(O2)에 각각 입력이 된다.Therefore, the RS flip-flop FF 2 is the output terminal Q. The waveforms output from the C) are waveforms such as C and D of FIG. 5, respectively, and are input to the clock clocks O 1 and O 2 of the CPU.

상술한 바와같이 동작하는 본 고안의 작용효과는 중앙처리장치(CPU)에 인가되는 클럭펄스가 서로 중첩이 되지 않도록 하므로 오동작하는 것을 미연에 방지할 수 있는 이점이 있다.The operation and effect of the present invention, which operates as described above, has the advantage that the clock pulses applied to the central processing unit (CPU) do not overlap each other, thereby preventing malfunction.

Claims (1)

기존에 중앙처리장치(CPU)에서 이용되는 클럭펄스를 클럭단자(CK)의 입력신호로 하여 토글 작동을 하는 D형 플립플롭(FF1)과, 상기한 D형 플립플롭(FF1)에서 출력되는 신호를 각각 입력으로 하여 출력된 신호를 중앙처리장치(CPU)에 인가하는 RS형 플립플롭(FF2) 등을 구비하여 클럭펄스의 중첩으로 인한 중앙처리장치(CPU)가 오동작하는 것을 방지하도록 구성됨을 특징으로 하는 비 중복 클럭 펄스 발생회로.Output from the D-type flip-flop (FF 1 ) and the above-mentioned D-type flip-flop (FF 1 ) to toggle the clock pulse used in the CPU (CPU) as an input signal of the clock terminal (CK). RS-type flip-flop (FF 2 ) for applying the output signal to the central processing unit (CPU) and the like to prevent the CPU from malfunctioning due to the overlapping of clock pulses. Non-redundant clock pulse generation circuit, characterized in that configured.
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