KR900004328B1 - Page and line of terminal changing circuit - Google Patents

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Abstract

The circuit for controlling attribute of character displayed on a terminal includes flipflops (FF1, FF2, FF3) having different logic combination, a latch for latching attribute data according to logic state of flip-flops, and an inverter for inverting output state of a first OR gate. The circuit selects and controls line attribute or page attribute mode according to the line and page control signal (L/ P).

Description

터미널의 페이지 및 라인 절환회로Page and Line Switching Circuit of Terminal

제 1 도는 본 발명의 회로도.1 is a circuit diagram of the present invention.

제 2 도는 본 발명에서 페이지 절환시 각부 출력 상태도.2 is a diagram showing the output state of each part in the page switching in the present invention.

제 3 도는 본 발명에서 라인 절환시 각부 출력 상태도.3 is a diagram showing the output state of each part in the line switching in the present invention.

〈도면의 주요부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

FF1-FF3: 플립플롭 NO1:노아게이트FF 1 -FF 3 : Flip-flop NO 1 : Noah gate

OR1,OR2: 오아게이트 N1: 낸드게이트OR 1 , OR 2 : OA gate N 1 : NAND gate

I1: 인버터I 1 : Inverter

본 발명은 디스플레이용 터미널에 표시되는 각 캐랙터(character)의 속성(attribute)을 제어할 때 사용되는 터미널의 페이지 및 라인 절환회로에 관한 것이다.The present invention relates to a page and line switching circuit of a terminal used when controlling an attribute of each character displayed on a display terminal.

터미널에 표시되는 각 캐랙터는 노말(Normal)모우드, 리버어스(Reverse)모우드, 언더라인(under line)모우드, 블링킹(Blinking) 모우드(표시되는 문자가 노말 및 리버어스 모우드로 계속 절환되므로써 점멸 되게 하는 모우드)의 속성을 갖고 있는 것으로 종래의 대부분 터미널에 사용되어 온 속성회로는 속성 메모리를 사용하지 않는 경우 각 속성 모우드에 대한 데이타의 처리시 소프트 웨어에 의하여 라인 속성없이 페이지 속성만 처리할 수 있게 되어 있으므로 화면에 다양하게 표현할 수 없는 것이었다.Each character displayed on the terminal will blink as the normal, reverse, underline, and blinking modes (the displayed characters continue to switch between normal and reverse modes). The attribute circuit, which has been used in most conventional terminals, can only process page attributes without line attributes by the software when processing data for each attribute mode when the attribute memory is not used. It could not be expressed in various ways on the screen.

따라서 본 발명에서는 속성 메모리(Attribute memory)를 별도로 사용하지 않고도 캐랙터별 속성은 할 수 없지만 별도의 소프트 웨어의 콘트롤 없이도 하드웨어만으로 라인(line) 및 페이지(Page) 별로 그 구성을 할 수 있도록 하였다.Therefore, in the present invention, it is not possible to perform the attribute for each character without separately using the attribute memory, but it is possible to configure its structure by line and page only by hardware without the control of a separate software.

즉, 본 발명의 목적은 페이지와 라인별로 표시되는 각 캐랙터의 속성 모우드가 하드 웨어적인 절환회로에 의하여 제어되게 함으로써 화면에 다양한 캐랙터를 표현할 수 있는 터미널의 페이지 및 라인 절환회로를 제공하고자 하는 것으로 이같은 본 발명을 첨부 도면에 의하여 상세히 설명하면 다음과 같다.That is, an object of the present invention is to provide a page and line switching circuit of a terminal capable of expressing various characters on the screen by controlling the attribute mode of each character displayed on each page and line by a hardware switching circuit. The present invention will be described in detail with reference to the accompanying drawings.

제 1 도는 본 발명의 회로도로써 데이타 인에이블 신호(DE)가 반전되어 클리어단자(CLR)에 인가되는 플립플롭(FF1)의 출력단자(

Figure kpo00001
)(Q)출력은 각각 플립플롭(FF2)(FF3)의 출력 콘트롤(output control)에 인가되게 구성시키고 데이타 신호(CDo-CD6)가 일측으로 플립플롭(FF2)(FF3)의 입력단자(D)에 인가되는 동시에 노아게이트(NO1)를 통하여 데이타 인에이블 신호(DE)와 같이 낸드게이트(N1)에 인가되게 구성시킨 후 낸드게이트(N1)의 출력이 오아게이트(OR1) 및 플립플롭(FF2)(FF3)의 단자(G)에 인가되게 구성시킨다.FIG. 1 is a circuit diagram of an exemplary embodiment of the present invention. The output terminal of the flip-flop FF 1 is applied to the clear terminal CLR by inverting the data enable signal DE.
Figure kpo00001
The (Q) outputs are configured to be applied to the output control of the flip-flop (FF 2 ) (FF 3 ), respectively, and the data signals CD o -CD 6 are flip-flop (FF 2 ) (FF 3 ) to one side. After being configured to be applied to the input terminal (D) and simultaneously applied to the NAND gate (N 1 ) as the data enable signal (DE) through the noah gate (NO 1 ), the output of the NAND gate (N 1 ) is turned off. It is configured to be applied to the terminal G of the gate OR 1 and the flip-flop FF 2 (FF 3 ).

그리고 클럭펄스(S/L)가 입력되는 오아게이트(OR1)의 출력은 플립플롭(FF1)의 프리세트단자(PR)에 인가됨과 동시에 인버터(I1)를 통한 후 플립플롭(FF2)의 클리어단자(CLR)에 인가되게 구성시키고 수직 동기신호(VS) 및 라인 및 페이지 제어신호(L/

Figure kpo00002
)가 오아게이트(OR2)에 인가되게 구성시킨 후 클럭단자(CK)에 클럭펄스(S/L)가 인가되는 플립플롭(FF2)(FF3)의 출력단자(Q)에 속성콘트롤 신호가 출력되게 구성시킨 것이다.The output of the oragate OR 1 , to which the clock pulse S / L is input, is applied to the preset terminal PR of the flip-flop FF 1 and at the same time through the inverter I 1 and then flip-flop FF 2. The vertical synchronization signal VS and the line and page control signal L /
Figure kpo00002
) Is configured to be applied to the OR gate OR 2 , and then the attribute control signal is output to the output terminal Q of the flip-flop FF 2 (FF 3 ) to which the clock pulse S / L is applied to the clock terminal CK. Is configured to output.

여기서 플립플롭(FF1)은 「표 1」과 같이 구성되며 플립플롭(FF2)(FF3)은 「표 2」와 같이 구동되는 소자이다.The flip-flop FF 1 is configured as shown in "Table 1", and the flip-flop FF 2 (FF 3 ) is a device driven as shown in "Table 2".

[표 1]TABLE 1

Figure kpo00003
Figure kpo00003

* 는 현재 본 발명에서 사용되고 있는 것.* Is currently used in the present invention.

[표 2]TABLE 2

Figure kpo00004
Figure kpo00004

이와같이 구성된 본 발명에서 페이지(page) 단위별로 캐랙터의 속성을 제어하고자 할 때에는 일반적인 ASC II 캐랙터 데이타 테이블에서 비트6, 비트5(CD6, CD5)가 「0」일 경우는 콘트롤 캐릭터에 해당되며 이에 대한 글자 디스플레이가 필요하지 아니하므로 이 비트를 사용하여 속성 모우드를 선택한 것인가를 결정하게 되고 나머지 하위 4개의 비트를 속성 콘트롤 시그널로 지정하여 각 캐랙터의 속성(노말, 리버어스, 언더라인, 블링킹 모우드 등)을 제어하게 된다.In the present invention configured as described above, in order to control the attributes of a character on a page basis, when bit 6 and bit 5 (CD 6 and CD 5 ) are "0" in a general ASC II character data table, it corresponds to a control character. Since no character display is required for this, this bit is used to determine whether the attribute mode is selected, and the remaining four lower bits are designated as attribute control signals to determine the attributes of each character (normal, reverse, underline, and blinking). Mode, etc.).

먼저 페이지 속성 모드 절환시의 경우에는 데이타 신호의 비트5, 비트6(CD5, CD6)이 「0」로 되고(제 2 도 참조) 라인 및 페이지 제어신호(L/

Figure kpo00005
)는 페이지 절환시이므로 「0」로 세트되어지게 되므로 본 발명에서는 제 2 도에 도시된 바와같은 콘트롤 시그널을 만들게 된다. 즉, 플립플롭(FF2)(FF3)의 단자(G)에는 노아게이트(NO1)를 통과한 데이타신호(CD5,CD6)와 데이타 인에이블신호(DE)가 낸드게이트(N1)를 통하여 인가되게 되므로 제 2 도에 도시된 바와같이 속성 데이타 구간에서 로우레벨이 된다. 그리고 플립플롭(FF3)의 출력콘트롤단자(OC)에는 플립플롭(FF1)의 출력단자(Q)출력이 인가되므로 제 2 도에서와 같이 하이레벨로 인가되게 되고 또한 플립플롭(FF2)의 클리어단자(CLR)에는 상기된 낸드게이트(N1)의 출력이 제 2 도와 같은 클럭펄스(S/L)가 인가되는 오아게이트(OR1)를 통한 후 인버터(I1)에서 반전되어 제 2 도에서와 같이 초기 하이레벨 펄스가 되었다가 로우레벨 상태를 유지하게 된다.In the case of page attribute mode switching, first, bit 5 and bit 6 (CD 5 and CD 6 ) of the data signal become &quot; 0 &quot; (see Fig. 2).
Figure kpo00005
) Is set to "0" at the time of page switching, so that the control signal as shown in FIG. That is, the data signals CD 5 and CD 6 passing through the noar gate NO 1 and the data enable signal DE pass through the NAND gate N 1 to the terminal G of the flip-flop FF 2 (FF 3 ). As shown in FIG. 2, a low level is provided in the attribute data section. And a flip-flop output control terminal (OC) of (FF 3) is of the output terminal (Q) output is applied to a flip-flop (FF 1) is to be applied at a high level, as shown in FIG. 2 also a flip-flop (FF 2) The output terminal of the NAND gate N 1 is inverted in the inverter I 1 after passing through the ora gate OR 1 to which the clock pulse S / L equal to the second degree is applied. As shown in Figure 2, the initial high-level pulse is followed by a low-level state.

그리고 플립플롭(FF2)의 출력 콘트롤단자(OC)에는 플립플롭(FF1)의 출력단자 (

Figure kpo00006
)출력이 인가되므로 상기된 플립플롭(FF3)의 출력 콘트롤단자(OC) 출력과는 반대로 제 2 도에서와 같이 로우레벨로 인가되게 된다. 이때 플립플롭(FF2)(FF3)은 단자(G)가 로우레벨이고 클리어단자(CLR)가 로우레벨이면서 클럭단자(CK)의 클럭펄스(S/L)가 상승할 때 속성 데이타의 래치가 이루어지고 출력 콘트롤 단자(OC)가 하이레벨로 되면 하이 임피던스가 된다. 따라서 페이지 속성의 경우 상기된 바와같이 플립플롭(FF2)(FF3)의 단자(G)가 로우레벨 상태로 인에이블(Enable)되고 클럭단자(CK)에 인가되는 제 2 도에서와 같은 클럭펄스(S/L)에 의해서 속성 데이타가 플립플롭(FF2)(FF3)에 랫치되게 된다.And the output terminal of the flip-flop (FF 1) output control terminal (OC) of the flip-flop (FF 2) (
Figure kpo00006
Since the output is applied, the output is applied at the low level as in FIG. 2 as opposed to the output control terminal OC output of the flip-flop FF 3 . At this time, the flip-flop FF 2 and FF 3 latch the attribute data when the terminal G is at the low level and the clear terminal CLR is at the low level and the clock pulse S / L of the clock terminal CK rises. When the output control terminal (OC) is at the high level, the signal becomes high impedance. Therefore, in the case of the page attribute, as described above, the clock as shown in FIG. 2 in which the terminal G of the flip-flop FF 2 (FF 3 ) is enabled in the low level state and applied to the clock terminal CK. The attribute data is latched onto the flip-flop FF 2 (FF 3 ) by the pulse S / L.

이 상태에서 플립플롭(FF1)의 출력 콘트롤 단자(OC)가 제 2 도에서와 같이 하이레벨 상태를 유지하게 되므로 플립플롭(FF3)의 출력단자(Q)는 하이임피던스 상태가 되나 플립플롭(FF2)의 출력 콘트롤 단자(OC)에는 제 2 도에서와 같이 로우레벨 신호가 인가되므로 플립플롭(FF2)의 출력단자(Q)에는 속성 데이타(Attribute data)가 출력된다.In this state, the output control terminal OC of the flip-flop FF 1 maintains the high level as shown in FIG. 2, so that the output terminal Q of the flip-flop FF 3 becomes a high impedance state, but the flip-flop Since the low level signal is applied to the output control terminal OC of (FF 2 ) as shown in FIG. 2 , attribute data is output to the output terminal Q of the flip-flop FF 2 .

그리고 그 다음 글자로 노말 캐랙터(CD=6, CD=1)로 입력되어도 플립플롭(FF2)(FF3)의 단자(G)가 제 2 도에서와 같이 하이레벨로 디스에이블되어 데이타랫치가 이루어지지 아니하고 속성 신호(ADCψ-3)는 전번과 변함없이 유지된다. 이어서 한 수평 스캔이 끝나면 제 2 도에 도시된 바와같이 데이타 인에이블 신호(DE)가 로우레벨이 되면 플립플롭(FF3)의 출력콘트롤 단자(OC)는 로우레벨이 되고 플립플롭(FF2)의 출력콘트롤단자(OC)는 하이레벨 상태가 되면서 속성 신호가 플립플롭(FF3)의 출력단자(Q)로부터 인출되어 플립플롭(FF2)의 출력은 하이임피던스가 된다.Even if the next letter is inputted as a normal character (CD = 6, CD = 1), the terminal G of the flip-flop FF 2 (FF 3 ) is disabled to a high level as shown in FIG. It is not made but the attribute signal (ADCψ-3) remains unchanged from the previous time. Subsequently, when one horizontal scan is completed, as shown in FIG. 2, when the data enable signal DE goes low, the output control terminal OC of the flip-flop FF 3 goes low and the flip-flop FF 2 As the output control terminal OC of the high level state, the attribute signal is drawn from the output terminal Q of the flip-flop FF 3 so that the output of the flip-flop FF 2 becomes high impedance.

따라서 한 라인이 끝나도 속성 데이타가 사라지지 아니하고 계속 유지되어 페이지 속성 모우드로 구동할 수가 있다. 한편, 라인 속성 모우드 동작시를 제 3 도를 참고로하여 살펴본다. 라인 속성 모우드로 구동될 때에는 제 3 도에서와 같이 페이지 단위별 캐랙터를 속성하는 페이지 속성 모우드와 동일한 신호가 인가되게 되고 다만 마이크로 프로세서에서 라인 및 페이지 제어신호(L/

Figure kpo00007
)만 하이레벨 상태로 인가시켜 주게된다.Thus, when a line ends, the attribute data does not disappear and can continue to be driven by the page attribute mode. Meanwhile, the operation of the line attribute mode will be described with reference to FIG. 3. When driven by the line attribute mode, as shown in FIG. 3, the same signal as that of the page attribute mode that attributes the character for each page unit is applied, except that the line and page control signals (L /
Figure kpo00007
) Will be applied at a high level.

이같이 라인 및 페이지 제어신호(L/

Figure kpo00008
)가 하이레벨로 인가되면 오아게이트(OR2)를 통하여 플립플롭(FF3)의 클리어 단자(CLR)는 제 3 도에서와 같이 항상 하이레벨 상태가 유지되므로 플립플롭(FF3)의 출력단자(Q) 출력은 플립플롭(FF3)의 출력콘트롤 단자(OC)가 로우레벨 상태를 유지하는 동안 계속 로우레벨 상태신호를 유지하게 되며 이러한 플립플롭(FF3)의 출력은 데이타 인에이블 신호(DE)로서 조절할 수 있게 된다.As such, the line and page control signals (L /
Figure kpo00008
), The clear terminals (CLR) of flip-flop (FF 3) when applied at a high level through the Iowa gate (OR 2) are the output terminals of all the time, because the high level state is maintained flip-flop (FF 3), as shown in FIG. 3 The output of Q keeps a low level signal while the output control terminal OC of the flip-flop FF 3 maintains a low level. The output of the flip-flop FF 3 outputs a data enable signal. DE) can be adjusted.

즉 라인 속성 모우드시에는 제 3 도에서와 같이 플립플롭(FF3)의 클리어 단자(CLR)를 하이레벨 상태로 인가시키는 것 이외에는 페이지 속성 모우드시인 제 2 도의 파형도와 모든 콘트롤 신호가 같게 된다. 따라서 속성 출력 신호는 플립플롭(FF3)의 출력 콘트롤 단자(OC)가 하이레벨 상태에서 플립플롭(FF3)의 출력단자(Q) 출력은 하이임피던스 상태가 되므로 속성 출력 신호는 페이지 속성 모우드시와 같이 플립플롭(FF2)에서 출력되게 된다.That is, in the line attribute mode, as shown in FIG. 3 , the waveform diagram of FIG. 2, which is the page attribute mode, and all control signals are the same except for applying the clear terminal CLR of the flip-flop FF 3 to the high level state. Thus attribute output signal the flip-flop (FF 3) output control terminal (OC), the output terminal (Q) output of flip-flop (FF 3) in the high level state, since the high impedance state attribute output signal Page Properties modal when the As shown in the flip-flop FF 2 .

또한 라인 속성 모우드시에는 데이타 인에이블 신호(DE)가 로우레벨이 되면 플립플롭(FF2)의 출력 콘트롤 단자(OC)의 상태가 제 3 도에서와 같이 변하게 되여 속성신호가 플립플롭(FF3)에 의하여 콘트롤 되나 페이지 속성 모우드의 경우와는 달리 플립플롭(FF3)의 클리어단자(CLR)가 제 3 도에서와 같이 하이레벨 상태이고 플립플롭(FF3)의 출력 콘트롤단자(OC)가 로우레벨 상태이므로 속성 신호(ADCø-ADC3)는 로우레벨이 되어서 더 이상의 속성 전송이 이루어지지 않게 된다. 따라서 라인 및 페이지 제어신호(L/

Figure kpo00009
)의 입력여하에 따라서 라인 속성 모우드 및 페이지 속성 모우드를 선택하여 콘트롤 할 수 있는 것이다. 이상에서와 같이 본 발명은 속성 메모리를 별도로 갖지 아니하고도 라인 속성 모우드 및 페이지 속성 모우드를 절환시킬 수가 있는 것으로 화면에 다양한 문자 캐릭터를 표현할 수 있는 효과가 있는 것이다.In the line attribute mode, when the data enable signal DE becomes low, the state of the output control terminal OC of the flip-flop FF 2 is changed as shown in FIG. 3 so that the attribute signal is flip-flop FF 3. Unlike the case of the page attribute mode, the clear terminal CLR of the flip-flop FF3 is in a high level as shown in FIG. 3, and the output control terminal OC of the flip-flop FF 3 is low. Since it is in the level state, the attribute signals ADCø-ADC3 are at a low level so that no further attribute transfer is performed. Thus, line and page control signals (L /
Figure kpo00009
You can select and control the Line Attribute Mode and Page Attribute Mode depending on whether As described above, the present invention is capable of switching the line attribute mode and the page attribute mode without having an attribute memory, which is effective in expressing various character characters on the screen.

Claims (1)

데이타 인에이블 신호(DE)는 플립플롭(FF1)의 클리어단자(CLR)에 인가 됨과 동시에 노아게이트(NO1)를 통과한 데이타신호(CD5, CD6)와 함께 낸드게이트(N1)를 통하여 플립플롭(FF2)(FF3)의 단자(G)에 인가되는 한편 클럭펄스(S/L)가 인가되는 오아게이트(OR1)에 인가되게 구성하고 상기 오아게이트(OR1)의 출력은 플립플롭(FF1)의 프리세트단자(PR)에 인가시키는 한편 인버터(I1)를 통하여 플립플롭(FF2)의 클리어단자(CLR)에 인가되게 구성한 후 상기 플립플롭(FF1)의 출력단자( 스 캔 )(Q) 출력이 출력콘트롤 단자(OC)에 인가되는 플립플롭(FF2)(FF3)의 입력단자(D)에는 데이타 신호가 인가되게 구성하고 수직 동기 신호(VS)와 라인 및 페이지 제이신호(L/스 캔 )가 오아게이트(OR2)를 통하여 플립플롭(FF3)의 클리어단자(CLR)에 인가되며 클럭단자(CK)로 클럭펄스(S/L)가 인가되는 플립플롭(FF2)(FF3)의 출력단자(Q)에서 속성 콘트롤 신호(ADCø-ADC3)가 출력되게 구성한 터미널의 페이지 및 라인 절환회로.Data enable signal (DE) is a NAND gate with a flip-flop as soon applied to the clear terminal (CLR) of (FF 1) at the same time a data signal (CD 5, CD 6) passes through the NOR gate (NO 1) (N 1) a via of the flip-flop (FF 2) the clock pulse (S / L) is Iowa gate (OR 1) is to be configured, and the in Iowa gate (OR 1) which is applied to the terminal (G) of (FF 3) the output flip-flop wherein the flip-flop (FF 1) and then configured to be applied to the clear terminal (CLR) of flip-flop (FF 2) via a hand inverter (I 1) which is applied to the preset terminal (PR) of (FF 1) The output terminal (scan) (Q) output of the flip-flop (FF 2 ) (FF 3 ) to which the output is applied to the output control terminal (OC) is configured to apply a data signal to the vertical synchronization signal VS ) And the line and page second signal L / scan are applied to the clear terminal CLR of the flip-flop FF 3 through the oragate OR 2 , and the clock pulse CK is applied to the clock terminal CK. A page and line switching circuit of a terminal configured to output an attribute control signal (ADCø-ADC 3 ) at an output terminal (Q) of a flip-flop (FF 2 ) (FF 3 ) to which S / L is applied.
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