KR900004033A - 반도체장치 및 그 제조방법 - Google Patents
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Abstract
내용 없음.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1a도 내지 제1d도는 종래 전계효과트랜지스터의 제조단계를 나타낸 단면도.
제2a도 내지 제2d도는 본 발명의 제1실시예에 따른 pn접합다이오드의 제조단계를 나타낸 단면도.
제3도는 제2a도 내지 제2d도에 나타낸 단계에 따라 제조된 pn접합다이오드의 특성을 나타낸 그래프.
Claims (21)
- 제1도전형 제1반도체영역(11)과, 이 제1반도체영역(11)상에 형성되면서 합금 또는 금속과 상기 제1반도체영역(11)을 구성하는 반도체의 혼합물로 이루어진 도전층(14a,14b), 상기 제1반도체층(11)과 도전층(14a,14b)간에 형성된 제2도전형 제2반도체영역(15a,15b)을 구비하여 구성되어, 상기 도전층(14a,14b)과 제2반도체영역(15a,15b)간의 경계면이 불균일함에 따라 상기 제1반도체영역(11)과 제2반도체영역(15a,15b)간의 경계면이 불균일하게 이루어진 것을 특징으로 하는 반도체장치.
- 제1항에 있어서, 상기 금속이 W와 Ni, Co, Pd, Pt, Mo, Ti 및, Ta중 어느 하나로 이루어진 것을 특징으로 하는 반도체장치.
- 제1항에 있어서, 상기 제1반도체영역(11)이 Si과, Ge, GaAs, InP 및 CdSb중 어느 하나로 이루어진 것을 특징으로 하는 반도체장치.
- 제1항에 있어서, 상기 제2반도체영역(15a,15b)과 상기 도전층(14a,14b)이 전계효과트랜지스터의 소오스영역과 드레인영역을 구성하도록 된 것을 특징으로 하는 반도체장치.
- 제4항에 있어서, 상기 도전층(14a,14b)에 인접하면서 상기 제2반도체영역(15a,15b)보다 더 낮은 불순물농도를 갖는 제3반도체영역(65C)이 구비되어 구성된 것을 특징으로 하는 반도체장치.
- 선택적 퇴적공정에 의해 제1도전형 제1반도체영역(11)의 표면상에 금속층(13a,13b)을 형성하는 단계와, 합금 또는 열처리에 의한 금속과 반도체의 화합물로 구성된 도전층(14a,14b)을 형성하는 단계, 이 도전층(14a,14b)에다 제2도전형의 불순물을 도입하는 단계 및, 상기 도전층(14a,14b)에서 상기 제1반도체영역(11)으로 불순물을 확산시키는 단계를 구비하여 이루어진 것을 특징으로 하는 반도체 장치의 제조방법.
- 제6항에 있어서, 상기 선택적 퇴적공정이 선택적 CVD법과 화학적도금법 및 전기도금법중 어느 하나에 의해 실행되는 것을 특징으로 하는 반도체장치의 제조방법.
- 제7항에 있어서, 상기 선택적 퇴적공정이 선택적 CVD법에 의해 실행되고, 상기 금속이 W와 Mo, Ti 및, Ta중 어느 하나로 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
- 제7항에 있어서, 상기 선택적 퇴적공정이 화학적도금법에 의해 실행되고, 상기 금속이 Ni와, Co, Pd 및, Pt중 어느 하나로 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
- 제7항에 있어서, 상기 선택적 퇴적공정이 전기도금법에 의해 실행되고, 상기 금속이 Ni와, Co, Pd 및, Pt중 어느 하나로 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
- 제6항에 있어서, 상기 제1반도체영역(11)이 Si과 Ge, GaAS, InP 및, CdSb중 어느 하나로 이루어진 것을 특징으로 하는 반도체의 제조방법.
- 제6항에 있어서, 상기 제1반도체영역(11)이 실리콘으로 이루어지면서 상기 제2도전형 불순물이 AS와 P 및 B중 어느 하나로 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
- 제1도전형 제1반도체영역(11a)의 표면에 게이트절연막(26a,36a)과 게이트전극(26b,36b)을 형성하는 단계와, 불순물영역을 형성하기 위해 상기 게이트절연막(26a,36a)과 게이트전극(26b,36b)을 마스크로서 사용하여 상기 제1반도체영역(11a)에다 제2도전형의 불순물을 도입하는 단계, 상기 게이트전극(26b,36b)의 측벽상에 절연층(26c,36c)을 형성하는 단계, 선택적 퇴적공정에 의해 상기 제1반도체영역(11a)의 노출된 표면상에 금속층(24b,34b)을 형성하는 단계, 합금 또는 열처리에 의한 금속과 반도체의 화합물로 이루어진 도전층(24c,26e,34c,36e)을 형성하는 단계, 상기 도전층(24c,26e,34c,36e)에다 제2도전형의 불순물을 도입하는 단계 및, 상기 불순물영역보다 더 높은 불순물농도를 갖춘 제2반도체영역(25a,25b,35a,35b)을 형성하기 위해 상기 도전층(24c,26e,34c,34e)에서 상기 제1반도체영역(11a)으로 불순물을 확산시키는 단계를 구비하여 이루어진 것을 특징으로 하는 전계효과형 반도체장치의 제조방법.
- 제13항에 있어서, 상기 선택적 퇴적공정이 선택적 CVD법과 화학적도금법 및 전기도금법중에서 선택된 어느 한 처리방법에 의해 실행되는 것을 특징으로 하는 전계효과형 반도체장치의 제조방법.
- 제14항에 있어서, 상기 선택적 퇴적공정이 선택적 CVD법에 의해 실행되고, 상기 금속이 W와 Mo, Ti 및, Ta중 어느 하나로 이루어진 것을 특징으로 하는 전계효과형 반도체장치의 제조방법.
- 제14항에 있어서, 상기 선택적 퇴적공정이 화학적도금법에 의해 실행되고, 상기 금속이 Ni와, Co, Pd 및, Pt중 어느 하나로 이루어진 것을 특징으로 하는 전계효과형 반도체장치의 제조방법.
- 제14항에 있어서, 상기 선택적 퇴적공정이 전기도금법에 의해 실행되고, 상기 금속이 Ni와, Co, Pd 및, Pt중 어느 하나로 이루어진 것을 특징으로 하는 전계효과형 반도체장치의 제조방법.
- 제13항에 있어서, 상기 제1반도체영역(11a)이 Si과 Ge, GaAs, InP 및, CdSb중 어느 하나로 이루어진 것을 특징으로 하는 전계효과형 반도체장치의 제조방법.
- 제13항에 있어서, 상기 제1반도체영역(11a)이 실리콘으로 이루어지면서 상기 제2도전형 불순물이 As와 P 및 B중 어느 하나로 이루어진 것을 특징으로 하는 전계효과형 반도체장치의 제조방법.
- 제13항에 있어서, 상기 게이트전극(26b,36c)의 측벽상에 절연층(26c,36c)을 형성하는 단계 이후에 상기 불순물 영역의 노출된 표면을 에칭하는 단계가 더 구비되어 이루어진 것을 특징으로 하는 전계효과형 반도체장치의 제조방법.
- 제13항에 있어서, 상기 도전층(24c,26e,34c,36e)에다 제2도전형의 불순물을 도입하는 단계와 상기 불순물영역보다 더 높은 불순물농도를 갖춘 제2반도체영역(25a,25b,35a,35b)을 형성하기 위해 상기 도전층(24c,26e,34c,36e)에서 상기 제1반도체영역(11a)으로 불순물을 확산시키는 단계가 열처리에 의한 제2도전형의 불순물을 포함하는 분위기내에서 이루어지도록 된 것을 특징으로 하는 전계효과형 반도체장치의 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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