KR900002742B1 - 전자교환기의 r-2 mfc수신 장치 및 방법 - Google Patents

전자교환기의 r-2 mfc수신 장치 및 방법 Download PDF

Info

Publication number
KR900002742B1
KR900002742B1 KR1019870000128A KR870000128A KR900002742B1 KR 900002742 B1 KR900002742 B1 KR 900002742B1 KR 1019870000128 A KR1019870000128 A KR 1019870000128A KR 870000128 A KR870000128 A KR 870000128A KR 900002742 B1 KR900002742 B1 KR 900002742B1
Authority
KR
South Korea
Prior art keywords
input
signal
digital signal
mfc
processing means
Prior art date
Application number
KR1019870000128A
Other languages
English (en)
Other versions
KR880009525A (ko
Inventor
유근호
김갑일
김진태
홍현하
Original Assignee
재단법인 한국전자통신연구소
경상현
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 재단법인 한국전자통신연구소, 경상현 filed Critical 재단법인 한국전자통신연구소
Priority to KR1019870000128A priority Critical patent/KR900002742B1/ko
Publication of KR880009525A publication Critical patent/KR880009525A/ko
Application granted granted Critical
Publication of KR900002742B1 publication Critical patent/KR900002742B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q1/00—Details of selecting apparatus or arrangements
    • H04Q1/18—Electrical details
    • H04Q1/28—Current-supply circuits or arrangements for selection equipment at exchanges
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04Q—SELECTING
    • H04Q1/00—Details of selecting apparatus or arrangements
    • H04Q1/18—Electrical details
    • H04Q1/30—Signalling arrangements; Manipulation of signalling currents

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
  • Exchange Systems With Centralized Control (AREA)

Abstract

내용 없음.

Description

전자교환기의 R-2 MFC수신 장치 및 방법
제 1 도는 본 발명 장치가 적용된 전자 교환기의 계통도.
제 2 도는 본 발명 장치에서 사용되는 정보 통신용 신호의 주파수 스팩트럼을 도시한 도면.
제 3 도는 본 발명 장치의 개략 구성도.
제 4 도는 제 3 도중 입력분배 장치의 상세 회로도.
제 5 도의 (a)-(s)는 제 4 도 회로의 동작을 설명하기 위한 파형도.
제 6 도는 제 3 도중 신호 처리기의 상세 회로도.
제 7 도는 제 6 도와 관련한 본 발명 방법의 동작을 설명하기 위한 플로우 챠트.
제 8 도의 (a), (b)는 신호 입력의 특성 및 윈도우 주파수 특성도.
제 9 도는 제 6 도 회로에서 사용된 궤첼 알고리즘의 흐름도.
제 10 도는 출력 데이타의 설명을 위한 표.
제 11 도의 (a)-(k)는 제 3 도의 동작 설명을 위한 파형도.
본 발명은 전화국의 교환기를 상호 정보 통신을 위한 R-2 MFC 수신장치 및 방법에 관한 것이다.
일반적으로 전화교환기에서 R-2 신호 방식은 교환 전화국 사이의 신호 즉, 호출, 응답, 비지톤 발생, 다이얼 신호등의 전송 신뢰도를 향상 시키기 위하여 연속 확인 형태로 전송되며, 신호 주파수는 정보 송신용 주파수 6종과 수신응답용 주파수 6종으로된 국제표준화된 방식을 채용하고 있다.
그러므로 이러한 R-2 신호 방식에서는 제 2 도에 도시된 바와같이 교환 전화국 사이의 교환 신호용으로 사용되는 주파수는 12종류가 되고 이들중 정보 송신용 주파수는 정보 송신용 주파수 별로 그리고 수신응답용 주파수는 수신용답용 주파수 별로 각각 2개씩 조합함으로써 신호 종류는 전체 30종이 된다.
이와같이 2가지 주파수를 혼합하여 부호화하는 것을 소위 MFC방식[다주파 부호(Multi Frequency-code)방식]이라한다. 이러한 R-2 MFC 신호를 전송하는데에 있어서는 펄스코드변조(PCM)하여 디지탈 형태의 신호로 전송하고 있고, 이러한 디지탈 형태의 R-2 MFC신호를 아날로그 신호로 변환하지 않고 그대로 디지탈 여파 처리하기 위한 장치는 본 출원인이 앞서 제안한 바 있는 특허 공보 제86-510호에 개시되었으나, 이러한 디지탈 여파 처리장치는 고장율이 낮고 주위 환경의 온도 변화에 무관하게 작동되는 특성을 갖고 있으나 입력되는 R-2 MFC 신호를 직접적으로 디지탈 여파기에서 3개의 주파수 성분씩 분리하도록 되어 있어 다수개의 디지탈 여파기를 필요로하게 되어 그 구성이 매우 복잡하고 제품 단자가 상승되는 단점이 있었다.
본 발명은 이러한 종래의 단점을 해결하기 위하여 송신용 수신응답용의 12개 주파수를 하나의 디지탈 신호 처리기로서 각각 분리하도록 하고 32개의 채널로 다중화된 R-2 신호를 여러개의 디지탈 신호처리기에 분배하여 처리하도록 하므로서 그 구성이 간단하고 가격이 낮아지며 더욱이 전력 소비가 적은 전자 교환기의 R-2 MFC 수신장치를 제공하는 것을 목적으로하는 것으로, 이하 첨부된 도면에 의하여 본 발명 장치 및 방법을 상세히 설명하면 다음과 같다.
우선 제 1 도를 참조하면 본 발명의 R-2 MFC 수신장치(a)가 적용된 전자 교환기의 개략 구성도가 도시되어 있고, 여기에서 R-2 MFC 수신장치(a)는 시분할 스위치(b)의 입력단에 연결되고, R-2 MFC 송신기(c)는 시분할 스위치(b)의 출력단에 연결되어 전자 교환국 사이의 중계회로(d)를 거쳐 타국 교환기와 상호 신호 전송을 하게된다.
여기에서 R-2 MFC 송, 수신기(a, c)는 상위 비트 처리기(e)의 제어를 직접 받으며 상위 비트 처리기(e)는 교환 제어용 처리기(f)의 제어를 받게된다. 제 3 도는 본 발명 장치의 개략 구성도로서 16채널의 R-2 MFC 신호를 처리할 수 있어 이러한 구성이 2조 모이면 32채널의 R-2 MFC 신호를 처리할 수 있게 된다.
즉, 제 1 도에서와 같이 R-2 MFC 신호는 중계회로(d)와 시분할 스위치(b)를 경유하면서 32채널로 다중화되고 다중화된 직렬 PCM 입력 데이타의 속도는 2.048MHZ로 R-2 수신 장치에 입력된다. 여기에서 직렬 PCM 입력 분배장치(1)는 32채널로 다중화 되어 입력되는 PCM 입력 데이타중 16채널을 디지탈 신호처리기(2-5)의 직렬입력단(SI)에 채널별로 분배하는 기능을 갖는데 제 4 도에서는 직렬 PCM 입력 분배 장치(1)의 상세한 회로가 도시되어 있다. AND 게이트 및 NAND 게이트(1101-1114), OR게이트(1145-1152), 플립플롭(1153-1161) 및 반전기(D1-D4), 버퍼(D5-D8)로 구성된 계수기(11)는 프레임 동기
Figure kpo00001
신호 통상(5KHZ)에 동기되어 2.048MHZ의 직렬 클럭(SCK)신호를 계수한후 그 출력(O1-O3)을 디코더(12)의 입력(I1-I3)에 인가한다.
여기에서 디코더(12)는 반전기(1201-1206)와 NAND게이트(1207-1214) 및 AND게이트(1215)로 구성되어 있다. 또한 NAND게이트(1301-1306)로 구성된 플립플롭(13)은 프레임 동기
Figure kpo00002
신호에 동기되어 제어입력(P0)이 '하이'인 상태가 되면 그 출력(Q)이 '하이'가 되어 디코더(12)의 구동단자(E)를 '하이'상태로 하므로서 디코더(12)가 작동되도록 한다. 디코더(12)의 출력
Figure kpo00003
은 멀티플렉서(14)의 입력단자(D0, D1, C0, C1, B0, B1, A0, A1)에 연결된다. 멀티플렉서(14)는 제어단자(SEL)의 상태가 로우이면 출력
Figure kpo00004
에서 입력(D0-A0)을 출력하고, 제어단자(SEL)의 상태가 '하이'이면 출력
Figure kpo00005
에서 입력(D1-A1)이 출력으로 나타난다. 다시 제 3 도를 참조하면 제 4 도에 도시된 입력분배 장치(1)는 공급되는 직렬 클럭(SCK)신호를 계수기(11)로 분주하여 그출력
Figure kpo00006
을 각각 디지탈 신호 처리기(2-5)의 구동단자
Figure kpo00007
에 연결한다.
제 5 도의 (a)-(s)에서는 제 4 도에 도시된 직렬 PCM 입력분배장치(1)에서의 각 부분의 신호 파형으로서 제 5 도의 (a)에서는 계수기(11)에 공급되는 프레임 동기신호
Figure kpo00008
의 파형을 나타내고 제 5 도의 (b)에서는 2.048MHz의 직렬 클럭 신호(SCK)의 파형을 도시하고 있다.
여기에서는 그 주파수대가 매우 높은 것이므로 상징적인 표시만 하였다. 제 5 도의 (c)-(e)는 디코더(12)의 입력(I1-I3)에 인가되는 신호파형이 도시되어 있고, 이 신호 파형은 계수기(11)의 출력(C1-O3)파형과 동일하다.
또한, 플립플롭(13)에 인가되는 제어입력(P0)신호는 제 3 도에서 신호처리기(5)의 출력으로서 제 5 도의(f)와 같다. 그리고 디코더(12)의 출력
Figure kpo00009
의 파형은 각각 제 5 도의 (g)-(n)에서 도시된 바와같고, 이러한 출력 파형은 멀티플렉서(14)의 입력(A0, A1, B0, B1, C0, C1, D0, D1)신호 파형과 동일한 것이고, 멀티플렉서(14)의 제어단자(SEL)에 인가되는 신호파형은 제 5 도의 (o)에서 도시된 바와같이 소정주기로 '로우'와 '하이'상태가 교대로 반전된다.
제 5 도의 (p)-(s)에는 멀티플렉서(14)의 출력
Figure kpo00010
신호 파형이 도시되어 있으며, 제 3 도의 디지탈 신호처리기(2-5)의 입력구동단자
Figure kpo00011
에 연결되어 PCM입력 데이타를 신호처리기 (2-5)에 순서대로 분배한다. 이제 제 6 도를 참조하면 제 3 도중 디지탈 신호처리기(2-5)중 하나의 상세회로도로서 나머지 신호처리기의 구성은 동일하므로 그에 대한 설명은 생략한다.
신호처리기는 고속의 승산처리를 위한 승산기(21), 산술 및 논리연산을 하는 연산 논리장치(22), 연산에 이용되는 계수들을 저장하는 계수 메모리(23), 일시적으로 정보를 저장하거나 읽을 수 있는 램 메모리(24), 신호처리기 외부로 부터 직렬 R-2 MFC 신호를 받아들이는 직렬 입력 레지스터(25), 병렬 데이타를 신호처리기 외부로 출력하는 병렬 데이타 출력 레지스터(27), 프로그램을 저장하고, 신호처리기의 작동을 제어하는 프로그램 ROM(8)등으로 구성되어 있다. 제 7 도를 참조하여 본 발명 방법에 의한 PCM입력 분배 장치에 의해 신호처리기에 분배된 R-2 신호를 처리하는 과정을 설명하면 다음과 같다.
전체 장치를 초기화하고 직렬 입력 레지스터(25)에서 R-2 MFC 신호가 입력되고 있는가를 검사한다. 직렬 입력 레지스터(25)에서 PCM 신호가 입력되고 있음이 검출되면 PCM 신호를 선형화 된다. PCM 신호는 신호대 잡음비를 개선하기 위하여 제 8 도의 (a)와 같이 대수적으로 입신되어 있으므로 선형적이 아니어서 디지탈 연산에 적합하지 않다.
그러므로 선형적으로 바꾸기 위해서는 제 6 도에서 직렬 입력 레지스터(25)에 입력된 PCM 신호를 롬 어드레스(38)에 입력하여 계수 메모리(23)로 부터 제 8 도의 (a)의 그래프 특성과 같은 선형신호를 계수 메모리 출력버퍼(29)에 기억시킨다.
이후 선형화된 R-2 PCM 신호를 승산기 입력 레지스터(30)에 입력하고, 계수 메모리(23)에 저장된 해밍윈도우 계수를 출력버퍼(29)를 경유 승산기 입력 레지스터(39)에 입력하여 승산기 출력 레지스터(32)의 승산 결과를 어큐뮬레이터 A(33)에 기억시키므로서 해밍윈도우 여파한다.
제 8 도의 (b)에 따라 해밍윈도우를 사용하여 처리할 경우 측대파의 억압비가 좋아 주파수 분리 특성이 우수해 진다. R-2 PCM 신호의 주파수 성분을 분리하기 위해 제 9 도에 도시된 바와같은 궤첼(Goertzel) 알고리즘을 이용하는데 입력(Xn)이 입력되면 폴 부분을 다음식(ㄱ)과 같이 계산한다.
본 발명에서는 신호처리기 내부의 모든 계산은 고정 소숫점 연산형태의 절대값이 1보다 작은 범위안에서 수행되도록 하였으므로 계수(C1)의 값이 1보다 큰 경우에 대비하여 식(ㄴ)과 같이 변형하여 계수(C1-1)를 이용해 연산하게 하였다.
yn=Xn+C1yn-1-yn-2………………………………………………………(ㄱ)
yn=Xn+yn-1+(C1-1)yn-1-yn-2…………………………………………(ㄴ)
식(ㄴ)에서 n번째 입력(Xn)이 입력될때 출력(yn)값은 n-1번째 출력(yn-1)과 n-2번째(yn-2)으로 부터 누적 계산되는데 n=1부터 시작되며 n=133까지의 입력(Xn)에 대해 누적 계산된 출력(y133)과 출력(y132)값만이 주파수 스펙트럼을 계산하는데 이용된다.
여기에서 폴 부분을 한정된 입력 갯수에 대하여 누적 계산할때 yn값이 오버플로우(over flow)될수있어 yn값이 1보다 큰 경우에는 1, -1보다 적은 경우에는 -1로 yn값을 수정해주는 over flow 방지 루틴을 넣어서 고정 소숫점 연산에서 yn의 절대값이 항상 1보다 작은 범위에서 계산이 수행되도록 하였다.
식(ㄴ)에 의해 한정된 입력 갯수에 대하여 폴 계산을 수행한후 다음 식(ㄷ)에 의해 제로 부분의 계산을 수행한다.
X=yn-(C2+jC3)yn-1………………………………………………………(ㄷ)
식(ㄷ)에 의한 X값의 실수부와 허수부로 부터 다음식(ㄹ)에 의해 PCM 신호의 주파수 스펙트럼을 구하게 되지만 디지탈 신호 처리기(2-5)로 계산할때 많은 시간이 소요되므로 본 발명에서는 다음식(ㅁ)과 같이 근사화 시켜 계산한다.
Figure kpo00012
앞에서 설명된 바와같이 제 6 도에서 직렬 입력 레지스터(25)에 입력된 R-2 PCM 신호를 선형화 하고 해밍윈도우 여파한 입력(Xn)은 어큐뮬레이터 A(33)에 기억되어 있다. 식(ㄴ)을 연산하기 위해 제 6 도를 참조하면 램 어드레스(31)를 지정하여 램 메모리(24)에 기억된 값(yn-1)을 멀티플렉서(34)를 경유하여 연산논리장치(22)의 입력(P)에 인가하고, 어큐뮬레이터 A(33)의 입력(Xn)을 연산 논리장치(22)의 Q단에 입력하여 어큐뮬레이터 A(33)에 가산값(Xn+yn-1)을 기억한다. 램 메모리(24)에 기억된 값(yn-1)을 승산기 입력 레지스터(30)에 입력하고 롬 어드레스를 지정하여 계수 메모리(23)에 저장된 계수(C1-1)를 출력 버퍼(29)를 경유 승산기 입력 레지스터(39)에 입력하여 승산값((C1-1)X yn-1)을 승산기 출력 레지스터(32)에 기억 시킨다.
승산기 출력 레지스터(32)의 승산값을 멀티플렉서(34)를 경유 연산 논리장치(22)의 P단에 입력하고 어큐뮬레이터 A(33)의 값을 연산 논리장치(22)의 Q단에 입력하여 가산값(Xn+yn-1+(C1-1)yn-1)을 어큐뮬레이터 A(33)에 기억 시킨다. 램 어드레스(31)를 지정하여 램 메모리(24)에 기억된 값(yn-2)을 멀티플렉서(34)를 경유 연산 논리장치(22)의 P단에 입력하고 어큐뮬레이터 A(33)의 값을 연산 논리장치(22)의 Q단에 입력하여 감산값(Cn+yn-1+(C1-1)yn-1-yn-2)을 어큐뮬레이터 A(33)에 기억시킨다.
램 어드레스를 지정한후, 승산기 입력 레지스터(30)에 기억된 값(yn-1)을 램 메모리(24)의 yn-2값 대신에 기억시킨다. 플랙 A(35)의 오버 플로우 지시 비트를 검사하여 오버 플로우가 발생 했으면 부호 레지스터(36)의 값(1 또는 -1)을, 오버플로우가 발생하지 않았으면 어큐뮬레이터 A(33)값(n)을 램 메모리(24)의 yn-1값 대신에 기억시킨다. 신호 처리기는 이상과 같은 연산을 한정된 R-2 PCM 신호에 대해 반복한후 식(ㄷ)의 제로 부분을 계산한다.
식(ㄷ)의 실수부를 연산하기 위해 어드레스를 지정하여 램 메모리(24)의 yn값을 어큐뮬레이터 A(33)에 입력하고, 램 메모리(24)의 yn-1값과 계수 메모리(23)에 저장되어 있는 계수(C2)를 승산기 입력 레지스터(30, 39)에 각각 입력하여 승산값 (C2Xyn-1)을 승산기 출력 레지스터(32)에 기억시킨다. 승산기 출력 레지스터(32)의 값을 멀티플렉서(34)를 경유 연산논리장치(22)의 P단에 입력하고, 어큐뮬레이터 A(33)의 값(yn)에 Q단에 입력하고 감산값(yn-C2Xyn-1)을 어큐뮬레이터 A(33)에 기억시킨다. 어큐뮬레이터 A(33)의 값은 식(ㄷ)의 실수부 값으로서 램 어드레스를 지정하여 램 메모리(24)에 기억시킨다. 식(ㄷ)의 허수부를 게산하기 위해 램 어드레스를 지정하여 램 메모리(24)의 값(yn-1)을 승산기 입력 레지스터(30)에 입력하고, 롬 어드레스(38)를 지정하여 계수 메모리(23)에 저장되어 있는 계수(C3)를 출력버퍼(29)를 경유 승산기 입력 레지스터(39)에 입력하여 승산값(C3Xyn-1)을 승산기 출력 레지스터(32)에 기억시킨다. 승산기 출력 레지스터(32)의 값은 식(ㄷ)의 허수부 값으로서, 램 어드레스를 지정하여 램 메모리(24)에 기억시킨다. 주파수 스펙트럼을 계산하기 위해 식(ㅁ)을 이용하는데 램 어드레스를 지정하여 램 메모리(24)의 실수부 값과 허수부 값을 검사하여 작은값을 어큐뮬레이터 A(33)에 입력하고, 쉬프트 레지스터(37)에 입력하여 2비트(bit)만큼 오른쪽으로 쉬프트 한후 멀티플렉서(34)를 경유하여 어큐뮬레이터 A(33)에 기억시킨다.
램 어드레스를 지정하여 램 메모리(24)의 실수부와 허수부의 값중에서 큰값을 멀티플렉서(34)를 경유 연산논리장치(22)의 P단에 입력하고 어큐뮬레이터 A(33)의 값을 연산논리장치(22)의 Q단에 입력하여 PCM 신호의 스펙트럼을 어큐뮬레이터 A(33)에 기억시킨다. 어큐뮬레이터 A(33)의 주파수 스펙트럼 값을 램 어드레스(31)를 지정하여 램 메모리(24)에 기억시킨다.
이제까지 설명된 내용은 하나의 주파수 성분을 분리하기 위해 실시간에서 신호 처리기에 입력된 R-2 PCM 신호를 선형화하고, 해밍윈도우 검파 한후 식(ㄴ)의 풀 부분과 식(ㄷ)의 제로 부분과 식(ㅁ)에 의해 주파수 스펙트럼을 구하는 실시간 동작이다.
신호처리기는 이상과 같은 실시간 동작을 12종의 신호 주파수에 대해 반복하여 주파수 스펙트럼 값을 램 메모리(24)에 기억시킨후 계수 메모리(23)에 저장된 기준값과 비교하여 주파수 성분을 분리하고 제 10 도에 나타낸 바와같이 출력 데이타를 출력한다.
제 11 도는 제 3 도에 나타낸 본 발명 장치의 작동을 설명하는 타이밍도로서, 제 3 도에서 각 요소간의 관계를 시간축 상에 나타내고 있다. 제 3 도에서 디지탈 신호 처리기(2-5)의 리세트 단자(RST)에 제 11 도의 (b)와 같이 일시적으로 '하이'상태로 하면 디지탈 신호 처리기(5)는 제 6 도의 출력(P0)을 '하이'상태로 하여 제 11 도의 (c)와 같은 신호를 입력 분배장치(1)의 입력단에 연결한다. 디지탈 신호 처리기(2-5)들은 입력분배장치(1)의 출력
Figure kpo00013
에 연결된 입력 구동단자
Figure kpo00014
가 로우 상태로되면 직렬 입력단자(SI)로 부터 각각 4채널분의 R-2 PCM 신호를 133개까지 입력하여 실시간에서 12종의 주파수에 대해 식(ㄴ)과 같이 풀 부분을 연산한다.
풀 부분의 연산이 끝나면 디지탈 신호처리기(5)는 출력(P0)을 제 11 도의 (c)에 나타낸 바와같이 '로우'상태로 하여 입력분배장치(1)의 입력단에 인가하면 입력분배장치(1)의 출력단
Figure kpo00015
에 연결된 입력 구동단자
Figure kpo00016
가 하이 상태로되어 디지탈 신호처리기(2-5)의 직렬 입력단자(SI)에 PCM 신호를 입력시키지 않게 한다.
디지탈 신호처리기(2-5)는 4채널에 대해 식(ㄷ)과 식(ㅁ)을 이용하여 주파수 스팩트럼을 계산하고, 계수메모리(23)의 기준값과 비교하여 주파수를 분리한다. 디지탈 신호처리기(2-5)에서 주파수를 분리하여 신호 판정이 끝나면 디지탈 신호처리기(2)는 출력(P1)을 '하이'와 '로우'상태로 바꾸어 제 11 도의 (D)와 같이 하므로서 출력 준비 상태임을 외부의 제어부에 알린다.
제 3 도에서 외부의 제어부는 디지탈 신호처리기(2-5)의
Figure kpo00017
입력과
Figure kpo00018
입력단을 순서대로 '로우'상태로 하여 디지탈 신호처리기(2-5)로 부터 출력 데이타를 읽기 위해 제 11 도의 (e), (f)와 같은 독출신호를 디코더(6)에 입력하고, 디코더(6)의 출력을 디지탈신호처리기(2-5)의 입력단
Figure kpo00019
에 가하여 디지탈 신호처리기(2-5)의 출력단(DB)에서 제 11 도의 (h)와 같이 출력데이타를 출력한다. 제 11 도의 (h)와 같이 디지탈 신호처리기(2-5)로 부터 4채널의 출력 데이타를 출력하게 한후 외부 제어부는 제 3 도에서 디지탈 신호처리기(2-5)의 입력단(INT)을 '하이'상태로 하여 다음 4채널의 출력 데이타를 출력하는데 제 11 도의 (i)의 파형 계산하기 위해 램 어드레스를 지정하여 램 메모리(24)의 값(yn-1)을 승산기 입력 레지스터(30)에 입력하고, 롬 어드레스(38)를 지정하여 계수 메모리(23)에 저장되어 있는 계수(C3)를 출력버퍼(29)를 경유 승산기 입력 레지스터(39)에 입력하여 승산값(C3Xyn-1)을 승산기 출력 레지스터(32)에 기억시킨다. 승산기 출력 레지스터(32)의 값은 식(ㄷ)의 허수부 값으로서, 램 어드레스를 지정하여 램 메모리(24)에 기억시킨다. 주파수 스펙트럼을 계산하기 위해 식(ㅁ)을 이용하는데 램 어드레스를 지정하여 램 메모리(24)의 실수부 값과 허수부 값을 검사하여 작은값을 어큐뮬레이터 A(33)에 입력하고, 쉬프트 레지스트(37)에 입력하여 2비트(bit)만큼 오른쪽으로 쉬프트 한후 멀티플렉서(34)를 경유하여 어큐뮬레이터 A(33)에 기억시킨다.
램 어드레스를 지정하여 램 메모리(24)의 실수부와 허수부의 값중에서 큰값을 멀티플렉서(34)를 경유 연산논리장치(22)의 P단에 입력하고 어큐뮬레이터 A(33)의 값을 연산논리장치(22)의 Q단에 입력하여 PCM 신호의 스펙트럼을 어큐뮬레이터 A(33)에 기억시킨다. 어큐뮬레이터 A(33)의 주파수 스펙트럼 값을 램 어드레스(31)를 지정하여 램 메모리(24)에 기억 시킨다.
이제까지 설명된 내용은 하나의 주파수 성분을 분리하기 위해 실시간에서 신호 처리기에 입력된 R-2 PCM 신호를 선형화하고, 해밍윈도우 검파 한후 식(ㄴ)의 풀 부분과 식(ㄷ)의 제로 부분과 식(ㅁ)에 의해 주파수 스펙트럼을 구하는 실시간 동작이다.
신호처리기는 이상과 같은 실시간 동작을 12종의 신호 주파수에 대해 반복하여 주파수 스펙트럼 값을 램 메모리(24)에 기억시킨후 계속 메모리(23)에 저장된 기준값과 비교하여 주파수 성분을 분리하고 제 10 도에 나타낸 바와같은 출력 데이타를 출력한다.
제 11 도는 제 3 도에 나타낸 본 발명 장치의 작동을 설명하는 타이밍도로서, 제 3 도에서 각 요소간의 관계를 시간축 상에 나타내고 있다. 제 3 도에서 디지탈 신호 처리기(2-5)의 리세트 단자(RST)에 제 11 도의 (b)와 같이 일시적으로 '하이'상태로 하면 디지탈 신호 처리기(5)는 제 6 도의 출력(P0)을 '하이'상태로 하여 제 11 도의 (c)와 같은 신호를 입력 분배장치(1)의 입력단에 연결한다. 디지탈 신호 처리기(2-5)들은 입력 분배장치(1)의 출력
Figure kpo00020
에 연결된 입력 구동단자
Figure kpo00021
가 로우 상태로되면 직렬 입력단자(SI)로 부터 각각 4채널분의 R-2 PCM 신호를 133개까지 입력하여 실시간에서 12종의 주파수에 대해 식(ㄴ)과 같이 풀 부분을 연산한다.
풀 부분의 연산이 끝나면 디지탈 신호처리기(5)는 출력(P0)을 제 11 도의 ( C)에 나타낸 바와같이 '로우'상태로 하여 입력분배장치(1)의 입력단에 인가하면 입력분배장치(1)의 출력단
Figure kpo00022
에 연결된 입력 구동단자
Figure kpo00023
가 하이 상태로되어 디지탈 신호처리기(2-5)의 직렬 입력단자(SI)에 PCM 신호를 입력시키지 않게 한다.
디지탈 신호처리기(2-5)는 4채널로 대해 식(ㄷ)과 식(ㅁ)을 이용하여 주파수 스펙트럼을 계산하고, 계수 메모리(23)의 기준값과 비교하여 주파수를 분리한다. 디지탈 신호처리기(2-5)에서 주파수를 분리하여 신호 판정이 끝나면 디지탈 신호처리기(2)는 출력(P1)을 '하이'와 '로우'상태로 바꾸어 제 11 도의 (d)와 같이 하므로서 출력 준비 상태임을 외부의 제어부에 알린다.
제 3 도에서 외부의 제어부는 디지탈 신호처리기(2-5)의
Figure kpo00024
입력과
Figure kpo00025
입력단을 순서대로 '로우'상태로 하여 디지탈 신호처리기(2-5)로 부터 출력 데이타를 읽기 위해 제 11 도의 (e), (f)와 같은 독출신호를 디코더(6)에 입력하고, 디코더(6)의 출력을 디지탈신호처리기(2-5)의 입력단
Figure kpo00026
에 가하여 디지탈 신호처리기(2-5)의 출력단(DB)에서 제 11 도의 (h)와 같이 출력데이타를 출력한다. 제 11 도의 (h)와 같이 디지탈 신호처리기(2-5)로 부터 4채널의 출력 데이타를 출력하게 한후 외부 제어부는 제 3 도에서 디지탈 신호처리기(2-5)의 입력단(INT)을 '하이'상태로 하여 다음 4채널의 출력 데이타를 출력하는데 제 11 도의 (i)의 파형에서와 같이 입력단(INT)을 3회 '하이'상태로 하므로써 신호처리기(2-5)들은 16채널의 출력데이타를 출력하게 된다.
제 11 도의 (j)는 2조로 구성된 R-2 MFC 수신장치중의 1조를 선택하게 되는 신호이며, 제 11 도의 (k)는 수신장치의 동작시간을 나타내는 시간축이다.
이상에서 설명한 바와같이 본 발명 장치에 의하면 디지탈 신호처리기를 이용하여 R-2 수시장치를 구성하므로서 하나의 디지탈 신호처리기에서 송신용 및 수신응답용의 12개 주파수에 대하 주파수 검출을 동시에 행할 수가 있으며, 8개의 보드를 1개의 보드로 간략화함으로써 그 구성이 간단하며, 프로그램이 간단하게 되고 더욱이 사용 전력소모를 감소시킬 수가 있는 것이다.

Claims (3)

  1. 전자교환기 R-2 MFC 수신장치에 있어서, 수신되는 R-2 MFC 신호에 대해 송신용, 수신응답용 신호검출을 위해 병렬로 배치한 제1, 제2, 제3, 제4 디지탈 신호 처리수단(2, 3, 4, 5)과 ; 상기 제1, 제2, 제3, 제4 디지탈 신호처리수단(2, 3, 4, 5)의 각 구동단자에 연결되고, 상기 제 4 디지탈 신호처리수단(5)의 제어신호 출력단자(P0)에 연결되어, 입력되는 R-2 신호를 상기 제1, 제2, 제3, 제4 디지탈 신호처리수단(2, 3, 4, 5)에 분배하여 실시간으로 처리하도록 구동신호를 제공하는 입력분배수단(1)과 ; 상기 제1, 제2, 제3, 제4 디지탈 신호처리수단(2, 3, 4, 5)의 읽기단자
    Figure kpo00028
    에 연결되어 외부제어부의 독출신호를 상기 제1, 제2, 제3, 제4 디지탈 신호처리수단(2, 3, 4, 5)으로 입력시키는 독출신호 디코딩 수단(6)으로 구성된 것을 특징으로 하는 전자 교환기의 R-2 MFC 수신장치.
  2. 제 1 항에 있어서, 상기 입력분배수단(1)은 프레임 동기신호에 동기되어 2.048MHZ 직렬 클럭 신호(SCK)를 계수하는 계수수단(11)과 ; 상기 제 4 디지탈 신호 처리수단(5)의 제어신호출력을 입력으로 받아 동작하는 래치수단(13)과 ; 상기 계수수단(11)과 래치수단(13)에 연결된 디코딩수단(12)과 ; 상기 디코딩 수단(12)에 연결되어 상기 제1, 제2, 제3, 제4 디지탈 신호처리수단(2, 3, 4, 5)으로 구동신호를 출력하는 멀티플렉싱 수단(14)으로 구성된 것을 특징으로 하는 전자교환기의 R-2 MFC 수신장치.
  3. 전자교환기의 R-2 MFC 수신방법에 있어서 입력된 R-2 MFC 신호를 계수메모리(23)를 이용한 룩업 테이블(look up table) 방식에 의해 선형화 시키는 제 1 과정과 ; 해밍윈도우 및 궤첼알고리즘을 이용하여 주파수 스펙트럼을 실시간에 검파시키는 제 2 과정과 ; 여파한 값을 계수 메모리(23)에 저장된 기준값과 비교하여 신호판정을 하는 제 3 과정으로 이루어진 것을 특징으로 하는 전자교환기의 R-2 MFC 수신방법.
KR1019870000128A 1987-01-10 1987-01-10 전자교환기의 r-2 mfc수신 장치 및 방법 KR900002742B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019870000128A KR900002742B1 (ko) 1987-01-10 1987-01-10 전자교환기의 r-2 mfc수신 장치 및 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019870000128A KR900002742B1 (ko) 1987-01-10 1987-01-10 전자교환기의 r-2 mfc수신 장치 및 방법

Publications (2)

Publication Number Publication Date
KR880009525A KR880009525A (ko) 1988-09-15
KR900002742B1 true KR900002742B1 (ko) 1990-04-28

Family

ID=19258904

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019870000128A KR900002742B1 (ko) 1987-01-10 1987-01-10 전자교환기의 r-2 mfc수신 장치 및 방법

Country Status (1)

Country Link
KR (1) KR900002742B1 (ko)

Also Published As

Publication number Publication date
KR880009525A (ko) 1988-09-15

Similar Documents

Publication Publication Date Title
US4215369A (en) Digital transmission system for television video signals
CA1298420C (en) Demultiplexer system
ES8602328A1 (es) Una instalacion de lectura de medida de servicios publicos, de aplicacion especial a lineas telefonicas
CA1169937A (en) Process and apparatus for digital data communication using packet switching
GB2069195B (en) Sequential data block address processing circuits
EP0144989A3 (en) Method and apparatus for blanking noise present in an alternating electrical signal
US4481648A (en) Method and system for producing a synchronous signal from _cyclic-redundancy-coded digital data blocks
EP0379586A1 (en) Signal processor
KR900002742B1 (ko) 전자교환기의 r-2 mfc수신 장치 및 방법
US4191849A (en) Data synchronization circuit
EP0472098A2 (en) Time-division multiplexing apparatus
JPS6330035A (ja) デイジタルデ−タ伝送方法
US4847836A (en) Circuit arrangement for synchronizing the units in the switching exchanges and repeaters of a time-division multiplex transmission system
KR0142311B1 (ko) 디지탈 전송시스템의 선로지연 보상회로
JP3017625B2 (ja) 時間ダイバーシチ処理回路
SU1107336A2 (ru) Устройство кадровой синхронизации
SU650234A1 (ru) Устройство адаптивной коррекции сигналов в дискретных каналах св зи
JP3246096B2 (ja) ディジタル機器の自己診断装置
SU1256225A1 (ru) Устройство синхронизации двоичных сигналов в приемной аппаратуре системы св зи
SU932641A1 (ru) Устройство групповой тактовой синхронизации
KR890001847Y1 (ko) 데이터콜렉터 회로
JP2616622B2 (ja) フレーム相関装置
KR0159390B1 (ko) 디지탈 오디오 데이타의 샘플링 레이트 변환 장치
JPS63116537A (ja) 同期保護回路
SU1539816A1 (ru) Устройство дл сокращени избыточности дискретной информации

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 19980313

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee