KR890015117A - 32비트 데이타 연산 장치 - Google Patents
32비트 데이타 연산 장치 Download PDFInfo
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Abstract
내용 없음.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 구성 블록도.
제2도는 제1도에 있어서의 회로도.
제4도는 제1도는 있어서의 회로도.
제5도는 32비트 데이타 구성도.
Claims (1)
- 32비트 데이타 연산 장치에 있어서, 연산 데이타는 32비트 데이타 버스를 통해 램(4)과 레지스터(5)(6)에 각각 입력되도록 하며, 램(4)과 레지스터(6)에는 디지트 단위로 연산 데이타가 저장되고, 레지스터(5)에 는 바이트 단위로 연산데이타가 저장되도록 하며, 램(4)과 레지스터(5)에는 바이트 단위로 연산데이타가 저장되도록 하며, 램(4)과 레지스터(5)의 출력이 선택적으로 4 : 1멀티플렉서(7)와 8 : 1멀티플렉서(8)로 입력되도록 램(4)과 레지스터(5)에 서로 반전된 신호(RAMENB±)를 인가하며, 멀티플렉서(7)의 출력은 연산장치(ALU1)의 레지스터(A)로 멀티플렉서(8)의 출력은 연산장치(ALU2)의 레지스터(A′)로 입력되도록 하고, 레지스터(6)의 출력은 4 : 1멀티플렉서(9)와 8 : 1멀티플렉서(10)로 인가되어 상기 연산 장치(ALU1)의 레지스터(B)와 연산장치(ALU2)의 레지스터(B′)로 입력되도록 하며, 연산장치(ALU1)(ALU2)의 출력은 드라이버(11)을 통해 조합되어 바이트 데이타를 출력하도록 하고, 연산장치(ALU2)의 출력은 드라이버(12)를 통해 디지트 데이타를 출력하도록 하여 특정디지트(=4비트)나 바이트(=8비트)로 연산이 수행되도록 구성한 것을 특징으로 하는 32비트 데이타 연산장치.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019880003428A KR890015117A (ko) | 1988-03-29 | 1988-03-29 | 32비트 데이타 연산 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019880003428A KR890015117A (ko) | 1988-03-29 | 1988-03-29 | 32비트 데이타 연산 장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR890015117A true KR890015117A (ko) | 1989-10-28 |
Family
ID=68241407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019880003428A KR890015117A (ko) | 1988-03-29 | 1988-03-29 | 32비트 데이타 연산 장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR890015117A (ko) |
-
1988
- 1988-03-29 KR KR1019880003428A patent/KR890015117A/ko not_active Application Discontinuation
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |