KR890007272Y1 - Address counter clock occured circuit - Google Patents

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한형수
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Abstract

내용 없음.No content.

Description

액정 표시용 콘트롤러의 어드레스 카운터 클럭 발생회로Address counter clock generation circuit of liquid crystal display controller

제1도는 본 고안의 회로도.1 is a circuit diagram of the present invention.

제2도는 본 고안 회로도의 각부 파형도.2 is a waveform diagram of each part of the present invention circuit diagram.

*도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

N1-N22: 낸드게이트 O1-O7: 오아게이트N 1 -N 22 : NAND gate O 1 -O 7 : OA gate

I1-I5: 인버터 FF : 플립플롭(D플립플롭)I 1 -I 5 : Inverter FF: Flip-flop

SKEA : 쉬프트클럭 인에이블펄스 DACE : 디스플레이 어드레스카운터SKEA: Shift clock enable pulse DACE: Display address counter

인에이브펄스In-A-Pulse

LIP : 랫치입력펄스 CMP2: 라인클럭펄스LIP: Latch Input Pulse CMP 2 : Line Clock Pulse

BUSY : 모우드 수행펄스 Q0-Q10: 스테이트BUSY: Mode execution pulse Q 0 -Q 10 : State

(STATE : 시간폭 각설정 기간)(STATE: Time period each setting period)

본 고안은 액정표시용 콘트롤러의 어드레스 카운터 클럭발생회로에 관한 것이다.The present invention relates to an address counter clock generation circuit of a liquid crystal display controller.

액정표시용 콘트롤러(LCD Controller)는 액정 모니터 및 액정 텔레비젼의 액정표시 소자를 제어하는 핵심적인 요소로서 디스플레이 어드레스 카운터 인에이블펄스, 쉬프트 클럭 인에이블펄스, 랫치입력펄스 들을 발생시키는 구간이 정확히 설정되어야만 액정소자를 사용하는 액정표시용 기기가 원활히 구동할수가 있는 것이다.LCD controller is a key element to control LCD devices of LCD monitors and LCD TVs. The liquid crystal display device using the element can be driven smoothly.

본 고안의 목적은 상기의 제어 펄스를 정확한 구간내에서 발생시킬수 있는 어드레스 카운터클럭 발생회로를 제공하고자 하는 것으로 액정표시용 콘트롤러의 어드레스를 카운트 할때 필요한 클력신호들을 낸드게이트, 오아게이트, 인버터와 같은 논리소자를 플립플롭과 연결시켜 발생되게 구성시킨 것이다.An object of the present invention is to provide an address counter clock generation circuit that can generate the above control pulse within a correct interval. The logic device is configured to be generated by connecting the flip-flop.

이를 첨부 도면에 의하여 상세히 설명하면 다음과 같다.This will be described in detail with reference to the accompanying drawings.

제1도는 본 고안의 회로도로서 스트로브 클럭펄스(CLK)가 인버터(I1)를 통하여 4개의 D-플립플롭으로 구성된 플립플롭(FF)의 클럭 입력단자(CK)에 인가되게 구성하고 라인클럭 펄스(CMP2)가 입력되는 낸드게이트(N1)를 낸드게이트(N1)(N2)와 연결되게 구성시킨 후 반전된 입력신호가 인가되는 오아게이트(O1)를 통하여 플립플롭(FF)의 입력단자(1D)에 인가되게 구성시킨다.1 is a circuit diagram of the present invention, the strobe clock pulse CLK is configured to be applied to the clock input terminal CK of the flip-flop FF composed of four D-flip flops through the inverter I 1 , and the line clock pulse. The NAND gate (N 1 ) to which (CMP 2 ) is input is configured to be connected to the NAND gate (N 1 ) (N 2 ), and then flip-flop (FF) through the ora gate (O 1 ) to which the inverted input signal is applied. It is configured to be applied to the input terminal 1D of.

그리고 낸드게이트(N4)(N5)와 연결된 오아게이트(O2)의 출력측관 낸드게이트(N6-N8)와연결된 오아게이트(O3)의 출력측, 낸드게이트(N9-N11)와 연결된 오아게이트(O4)의 출력측이 각각 플립플롭(FF)의 입력단자(2D-4D)와 연결되게 구성시킨후 각각의 출력단자(1Q-4Q)(1Q-4Q)에 낸드게이트(N12-N22)를 통하여 오아게이트(O5-O7) 및 인버터(I2-I5)로 어드레스 카운터 클럭신호가 출력되게 구성한 것이다.And the output side of the OA gate (O 6 ) connected to the NAND gate (N 4 ) (N 5 ) and the output side of the OA gate (O 3 ) connected to the NAND gate (N 6 -N 8 ), NAND gate (N 9 -N 11 ) The output side of the Oa gate (O 4 ) connected to is connected to the input terminal (2D-4D) of the flip-flop (FF), respectively, and then the NAND gate (N) at each output terminal (1Q-4Q) (1Q-4Q). 12- N 22 ), the address counter clock signal is output to the oragate (O 5 -O 7 ) and the inverter (I 2 -I 5 ).

즉, 본 고안은 클럭펄스(CLK)가 인가되는 플립플롭(FF)의 출력신호를 각 낸드게이트(N1-N11)에 입력시키고 라인클럭펄스(CMP2)가 인가되는 낸드게이트(N1-N11)의 출력이 오아게이트(Q1-Q4)를 통하여 플립플롭(FF)의 입력단자(1D-4D)에 인가되는 입력신호를 제어하게 입력부를 구성하고 상기 플립플롭(FF)의 출력은 클럭펄스(CLK)가 인가되는 낸드게이트(N12-N22)를 통한후 오아게이트(O5-O7)및 인버터(I2-I5)통하여 필요로 하는 액정표시용 어드레스 카운터 클럭펄스로 출력되게 출력부를 구성한 것이다.That is, the subject innovation is the clock pulse (CLK) is an output signal of the flip-flop (FF) is applied to each of NAND gates (N 1 -N 11) and the line clock pulse to the input (CMP 2) is applied to the NAND gate (N 1 -N 11 ) configures the input unit to control an input signal applied to the input terminals 1D-4D of the flip-flop FF through the orifices Q 1 -Q 4 , and the output of the flip-flop FF. Output counter clock required for liquid crystal display through NAND gate (N 12 -N 22 ) to which clock pulse (CLK) is applied and then through OA gate (O 5 -O 7 ) and inverter (I 2 -I 5 ) The output unit is configured to output as a pulse.

이와 같이 구성되 본 고안의 액정표시용 콘트롤러에는 스테이트(Q0-Q10)가 각각 11개로 설정되어 있는 것으로 스테이트((Q0-Q2) 및 스테이트((Q4-Q10)에서 각각 라인 클릭펄스(CMP2)가 발생하고 모우드 수행펄스(BUSY)는 스테이트(Q1∼QQ5)구간에서 「ㄴ레벨」 상태 신호를 출력시켜 데이타가 출력되며 스테니트추력되(Q5∼QQ1)구간동안 「H레벨」 상태 신호를 출력시켜 다른 모우드의 기능을 수행할수 있게 된다.In the liquid crystal display controller of the present invention, the state (Q 0 -Q 10 ) is set to 11, respectively. The state ((Q 0 -Q 2 ) and the state ((Q 4 -Q 10 ) are each line. Click pulse (CMP 2 ) occurs and the mode execution pulse (BUSY) is Q 1 to Q Q 5 ) In the section, data is output by outputting the “b level” status signal, and the stationary thrust ( Q 5 to Q Q 1 ) Outputs the "H level" status signal during the section to perform the functions of other modes.

또한 스테이트(Q1-Q3)구간에서 디스플레이 어드레스 카운터인에 이블(Display Address Counter Enable)펄스(DACE)가 발생되어 인가되는데이타 신호를 입력시키고 스테이트(Q2-Q4)구간에서 쉬프트 클럭인에블(Shift clock Enable)펄스(SKEA)가 발생되어 데이타를 전송할수 있게 한후 스테이트(Q8)(Q9)구간에서 랫치 입력(Latch input)펄스 (LIP)가 발생되게 하여 전송되는 데이타 신호를 저장할수가 있는 것으로 제2도와 같이 스트로브 클럭펄스 (CLK)가 플립플롭(FF)의 클럭 입력단자(CK)에 인가될때에 라인 클럭펄스(CMP2)가 낸드게이트(N3)와 입력이 반전되어 인가된는 오아게이트(O1) 를 통하여 플립즐롭(FF)의 입력단자(1D)에 인가되고 출력단자(1Q)출력은 낸드게이트(N1)와 오아게이트(O1)를 통하여 재 입력되며 이때 출력단자(1Q)의 출력상태 신호는 입력부의 낸드게이트(N6)(N11)로 인가되는 동시에 출력부의 낸드게이트(N16-N18)(N22)로 출력되게 된다, 이와 같이 낸드게이트(N1-N11)와 오아게이트(O1-O4)로 구성되는 입력부의 입력 조건에 따라 플립플롭(FF)에서 낸드게이트(N12-N22)와 오아게이트(O5-O7) 및 인버터(I2-I5)로 구성된 출력부를 통하여 출력 펄스를 콘트롤하는 과정을 상세히 설명한다.Also state (Q 1 -Q 3) of the display table in the address counter section (Display Address Counter Enable) pulse (DACE) are input to the data signal applied to generate and state (Q 2 -Q 4) a shift clock in the interval A shift clock enable pulse (SKEA) is generated to transmit data, and a latch input pulse (LIP) is generated in the state (Q 8 ) (Q 9 ) section to transmit the transmitted data signal. As shown in FIG. 2, when the strobe clock pulse CLK is applied to the clock input terminal CK of the flip-flop FF, the line clock pulse CMP 2 is inverted from the NAND gate N 3 . Is applied to the input terminal (1D) of the flip-flop (FF) through the Oa gate (O 1 ) and the output terminal (1Q) output is re-input through the NAND gate (N1) and Oa gate (O 1 ) The output state signal of the output terminal 1Q is the NAND gate N 6 of the input unit. It is applied to (N 11 ) and is output to the NAND gates (N 16 -N 18 ) (N 22 ) of the output unit. Thus, to the NAND gates (N 1 -N 11 ) and oragate (O 1 -O 4 ). According to the input condition of the input unit configured to output pulses from the flip-flop (FF) through the output unit consisting of NAND gate (N 12 -N 22 ), Oa gate (O 5 -O 7 ) and inverter (I 2 -I 5 ) Describe the process of control in detail.

먼저 액정표시용 콘트롤러 구동시키는 11개 스테이트(STATE)를 아래 표1과 같이 정의한다.First, the 11 states driving the controller for liquid crystal display are defined as shown in Table 1 below.

즉 플립플롭(FF)의 입력단자(1D-4D)에 입력신호(A,B,C,D)의 조건에 따라 상기 표1에서 정의된 바와 같이 11개의 스테이트가 결정되게 된다.That is, 11 states are determined in the input terminals 1D-4D of the flip-flop FF according to the conditions of the input signals A, B, C, and D.

또한 액정표시용 콘트롤러에서 사용되는 각각의 신호 출력은 표 2에서와 같은 상태에서 액티브(Active)되어In addition, each signal output used in the LCD controller is active in the state shown in Table 2.

즉 표1의 조건에 의하여 액티브되어 지고 액정표시용 콘트롤러에서 사용되어지는 각각의 펄스 출력은 플립플롭(FF)의 출력단자 (1Q-4Q)(1Q-4Q)의 출력을 낸드게이트(N12-N22)와 오아게이트(O5-O7)및 인버터(I2-I5)로 구성된 출력부에서 상기 표 2의 상태와 같이 출력되게 되며 이러한 각각의 신호 출력을 카르노도(Karnaugh map)를 이용하여 나타내면 다음과 같다.I.e., being active under the conditions shown in Table 1, each of the pulse output which is used in the controller for a liquid crystal display is a flip-flop (FF) to the output of the output terminal (1Q-4Q) (1Q- 4Q) a NAND gate (N 12 of the - N 22 ), an output composed of an OA gate (O 5 -O 7 ) and an inverter (I 2 -I 5 ) are output as shown in Table 2 above, and each of these signal outputs is derived from a Karnaugh map. When used, it is as follows.

먼저 모우드 수행펄스(BUSY)에 대해 카르노도를 이용하면First, if you use Carnordo for the BUSY,

로 표시되어로 나타내어 진다.Marked with It is represented by

그리고 래치입력펄스(LIP)에 대해 카르노드를 이용하면If you use a carnode for the latch input pulse (LIP),

로 표시되어로 나타나지만 정확한 타이밍(Timing)제어를 위해로 나타낸다.Marked with But for accurate timing control Represented by

이와 같이 펄스(DACE,SKEA,Q8,Q7,Q4)에 대해서도 동일한 방법을 취하면Likewise, if the pulse (DACE, SKEA, Q 8 , Q 7 , Q 4 ) is taken,

로 나타내어 진다.It is represented by

따라서,플립플롭(FF)에 입력되는 입력신호(A,B,C,D)의 상태에 따라 출력부를 통하여 출력되는 각 펄스신호가 정확하게 표2에서와 같이 결정되게 되며 결국 본 고안 회로도는 제2도에 도시된 바와 같은 펄스를 출력시키기 위한 표2의 완성시킨 것으로, 이러한 본 고안회로에 의하여 제2도와 같은 펄스가 출력되므로서 정확한 구간내에서 액정표시용 콘드롤러의 어드레스 카운터 클럭을 발생시킬수 있는 것이다.Therefore, according to the state of the input signal (A, B, C, D) input to the flip-flop (FF), each pulse signal output through the output unit is accurately determined as shown in Table 2 and the present invention circuit diagram 2 Completion of Table 2 for outputting the pulse as shown in Fig. 2, by outputting the pulse as shown in Fig. 2 by the present invention circuit can generate the address counter clock of the LCD for the controller within the correct section will be.

이상에서와 같이 본 고안은 디스플레이 어드레스 카운터 인에블 펄스, 쉬프트 클럭 인에블펄스, 랫치 입력펄스를 설정된 스테이트 구간내에서 정확히 발생시켜 원활한 데이타를 이송시킬수가 있는 것으로 액정표시 소자를 사용하는 여러가지 기기에 널리 적용시킬수 있는 효과가 있는 것이다.As described above, the present invention can smoothly transfer the display address counter enable pulse, shift clock enable pulse, and latch input pulse within a set state period. There is an effect that can be widely applied to.

Claims (1)

클럭펄스(CLK)가 인가되는 플립플롭(FF)의 출력신호를 낸드게이트(N1-N11)에 입력시키고 라인클럭펄스(CMP)가 인가되는 낸드게이트(N1-N11)의 출력이 오아게이트(O1-O4)를 통한후 플립플롭(FF)의 입력신호로 인가되게 입력부를 구성하며 상기 입력부의 입력신호에 따라 출력이 선택되는 플립플롭(FF)의 출력신호는 클럭펄스(CLK)가 인가되는 낸드게이트(N12-N22)를 통한후 오아게이트(O5-O7)및 인버터(I2-I5)를 통하여 각각의 어드레스 카은터클럭신호가 출력되게 출력부를 구성시킨 액정 표시용 콘트롤러의 어드레스 카운터 클럭 발생회로.The output of the clock pulse (CLK) is applied the flip-flop (FF) to the output signal of NAND gate (N 1 -N 11) NAND gates (N 1 -N 11) are input and applied to the clock pulse line (CMP) in which The input unit is configured to be applied as an input signal of the flip-flop FF after the OA gate O 1 -O 4 , and the output signal of the flip-flop FF whose output is selected according to the input signal of the input unit is a clock pulse ( The output unit is configured to output each address cauter clock signal through the NAND gates N 12 -N 22 to which CLK is applied, and then through the OA gates O 5 -O 7 and the inverters I 2 -I 5 . An address counter clock generator circuit of the liquid crystal display controller.
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