KR890007084A - 집적회로의 구조 테스트장치 - Google Patents

집적회로의 구조 테스트장치 Download PDF

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KR890007084A
KR890007084A KR1019880013701A KR880013701A KR890007084A KR 890007084 A KR890007084 A KR 890007084A KR 1019880013701 A KR1019880013701 A KR 1019880013701A KR 880013701 A KR880013701 A KR 880013701A KR 890007084 A KR890007084 A KR 890007084A
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decoder
memory
logic
integrated circuit
circuit
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Application number
KR1019880013701A
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English (en)
Inventor
꼬왈스끼 쟈섹
Original Assignee
끄리스띠앙 슈미
에스지에스-톰슨 마이크로 일렉트로닉스 소시에떼아노님
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Publication date
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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details

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  • Engineering & Computer Science (AREA)
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  • Tests Of Electronic Circuits (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
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Abstract

내용 없음

Description

집적회로의 구조 테스트장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 구조 테스트장치

Claims (6)

  1. 로직기능을 수행하는 로직 게이트들, 이러한 로직블록내에 로직 테스트 신호 시퀀스를 도입시키기 위한 장치. 이러한 로직 블록내에 테스팅 신호가 통과함으로서 나오는 로직 신호들을 전달하는 장치, 메모리 및 이러한 메모리의 메모리셀에 대한 액세스를 제공하는 디코더로 이루어진 집적회로의 구조 테스트 장치에 있어서, 도입 및/또는 전달장치는 로직블록들과 각각 위라인 및/또는 아래 라인으로 직력설치된 게이트 회로로 이루어지며, 또한 메모리 디코더에 의해 제어되는 것을 특징으로 하는 집적회로의 구조 테스트장치.
  2. 제1항에 있어서, 디코더는 메모리 판독회로에 연결된 비트라인 디코더 및 워드라인 디코더로 이루어지며, 상기 게이트 회로는 비트라인 디코더에 의해 제어되는 것을 특징으로 하는 장치.
  3. 제1항 또는 제2항에 있어서, 테스트 동작중에는 메모리의 모든 메모리셀의 선택을 단류시키는 장치로 이루어지는 것을 특징으로 하는 장치.
  4. 제1항 또는 제2항에 있어서, 전달장치는 집적회로의 출력회로들을 이용하는 장치로 이루어지는 것을 특징으로 하는 장치.
  5. 제4항에 있어서, 이용하는 장치는 집적회로의 정상기능들을 단류시키는 장치 및 테스트 실행으로 부터 나오는 신호들의 전송을 동작시키는 장치로 이루어지는 것을 특징으로 하는 장치.
  6. 제1항 또는 제2항에 있어서, 디코더는 메모리 판독회로에 연결된 비트라인 디코더 및 워드라인 디코더를 가지며, 워드라인 디코더는 또 다른 게이트 회로를 통한 도입부에 장치가 연결된 것을 특징으로 하는 장치.
    ※참고사항 : 최초출원 내용에 의하여 공개하는 것임
KR1019880013701A 1987-10-19 1988-10-18 집적회로의 구조 테스트장치 KR890007084A (ko)

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FR8714344A FR2622019B1 (fr) 1987-10-19 1987-10-19 Dispositif de test structurel d'un circuit integre
FR8714344 1987-10-19

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