KR890006510Y1 - Memory block data transfered devices - Google Patents

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Abstract

내용 없음.No content.

Description

메모리 블록 데이타 이송 장치Memory Block Data Transfer Device

제1도는 본 고안 장치의 회로도.1 is a circuit diagram of the device of the present invention.

제2a도-제2i도는 본 고안 장치의 파형도.2a to 2i are waveform diagrams of the device of the present invention.

제3도는 본 고안 장치의 프로그램 유통도.3 is a program distribution diagram of the device of the present invention.

본 고안은 미이크로처리기를 이용한 시스템에서 계수기로서 메모리 블록을 나누어 하나의 메모리 블록에서 다른 메모리 블록으로 소정단위의 메모리 내용을 이동시키기 위한 이송 장치에 관한 것으로서, 특히 어드레스비트를 상위 및 하위 비트로 나누어 어드레스 래치와 삼상버퍼 및 계수기 그리고 간단한 TTL(트랜지스터로직)으로서 된 메모리 블록 데이타 이송 장치에 관한 것이다.The present invention relates to a transfer apparatus for dividing a memory block as a counter in a system using a microprocessor and moving a predetermined unit of memory contents from one memory block to another memory block. It relates to a latch, three-phase buffer and counter and a memory block data transfer device as a simple TTL (transistor logic).

종래에는 플로피 디스크 드라이버(FDD)와 같은 보조 메모리의 데이타를 주컴퓨터(Host Computer)에서 억세스하기 위하여 256바이트-2K바이트 정도의 데이타를 제어기 보드에 세이브한 후 상대적으로 고가의 직결메모리 억세스(DMA : Direct Memory Access) 제어기를 사용하여 주컴류터의 주메모리에 블록단위로서 이송(dump)하였다. 그러나, 이러한 종래의 장치에서는 고가의 DMA 제어기를 사용하여야만 되고 동시에 여기에 적용되는 복잡한 소프트 웨어(Software)를 사용하여야만 되므로 고가의 장치가 된다는 문제점이 있었다.Conventionally, in order to access data of an auxiliary memory such as a floppy disk driver (FDD) from a host computer, a 256-byte-2K byte of data is stored on a controller board and a relatively expensive direct memory access (DMA: Direct memory access (DMP) controller was used to dump the main memory of the main computer as a block unit. However, such a conventional device has a problem that an expensive device has to be used because an expensive DMA controller must be used and at the same time a complicated software applied thereto is used.

본 고안은 이러한 종래의 단점을 없이하도록 저렴한 TTL(트랜지스터 로직)으로서 장치회로를 구성하여 적용 소프트 웨어가 매우 간단하도록 한 메모리 블록 데이타 이송장치를 제공하는 것을 목적으로 하여 이하 첨부된 도면을 참조하면서 본 고안의 구성, 작용효과를 설명하면 다음과 같다.The present invention aims to provide a memory block data transfer device in which a device circuit is configured as an inexpensive TTL (transistor logic) so that the application software is very simple so as to eliminate these conventional disadvantages. The composition of the devise, the effect of the described as follows.

우선 제1도를 참조하면, 본 고안의 구성은 중앙 처리장치(1)의 입출력포트 신호발생기(2)에 데이타 어드레스 제어버스(1')를 연결시키고 입출력포트 신호발생기(2)에서의 출력(2')을 기록 및 해독래치(3)를 통하여 메모리 블록(4,5)의 기록 및 해독단자(R/W)에 연결하되 메모리 블록(5)에는 반전기(6)를 통하여 연결하고, 입출력포트 신호발생기(2)의 또 다른 출력(2")을 버스요청처리로직(13)의 구동단자(E)에 연결하며, 메모리 블록(4,5)의 데이타 입출력(Dio)을 중앙처리장치 데이타 버스(7)에 연결하되 주 데이타버스(7)를 상위 어드레스 래치(8,9)의 입력(Din)에 연결하고, 상위 어드레스 래치(8,9)의 상위 어드레스 출력(Q)을 메모리 블록(4,5)의 상위 어드레스 입력(AH)에 각각 연결하고, 동시에 삼상버퍼(10)의 출력(Zo)을 메모리 블록(4,5)의 하위 어드레스 입력(AL)에 각각 연결하되 메모리 블록(4,5)의 상위 어드레스 입력(AH)과 하위 어드레스 입력(AL)을 합쳐서 중앙처리장치 어드레스 버스(11)에 연결하며, 계수기(12)의 출력(Cout)을 삼상버퍼(10)의 입력(Zin)에 연결하고, 계수기(12)의 이송신호(Carry) 발송단자(CA)는 버스요청 처리로직(13)의 버스요청신호 비구동단자(Dis)에 그리고 버스요청 처리로직(13)의 버스요청신호 출력(Br)은 계수기(12)의 클리어 단자(CLE)와 중앙처리장치(1)의 버스요청신호(Bus req) 입력에 또한 중앙처리장치(1)의 버스요청 수락신호(Bus ACK : 14)를 중앙처리장치(1)의 클록입력(15)과 함께 OR게이트(16)에 입력시켜 OR게이트(16)의 출력을 계수기(12)의 클록단자(CLK)에 연결하며, 버스요청 수락신호(14)를 상위 어드레스 래치(8,9) 및 삼상버퍼(10)의 구동단자(E)에 각각 연결하여된 구성으로서 이러한 구성과 작용 효과는 제2a도-제2i도와 제3도의 유통도를 참조하여 설명하면 다음과 같다.Referring first to FIG. 1, the configuration of the present invention connects the data address control bus 1 'to the input / output port signal generator 2 of the central processing unit 1 and outputs the output signal from the input / output port signal generator 2 ( 2 ') is connected to the write and readout terminals R / W of the memory blocks 4 and 5 through the write and decryption latch 3, but is connected to the memory block 5 through the inverter 6, and Another output 2 "of the port generator 2 is connected to the drive terminal E of the bus request processing logic 13, and data input / output Dio of the memory blocks 4 and 5 is connected to the central processing unit data. The main data bus 7 to the input Din of the upper address latches 8 and 9, and the upper address output Q of the upper address latches 8 and 9 to the memory block Connect to the upper address inputs AH of 4 and 5, respectively, and simultaneously connect the output Zo of the three-phase buffer 10 to the lower address inputs AL of the memory blocks 4 and 5, respectively. The upper address input (AH) and the lower address input (AL) of the memory blocks 4 and 5 are combined to connect to the CPU address bus 11, and the output Cout of the counter 12 is connected to a three-phase buffer ( 10), the feed signal Carry terminal CA of the counter 12 is connected to the bus request signal non-drive terminal Dis of the bus request processing logic 13 and the bus request processing logic. The bus request signal output Br of (13) receives the clear request (CLE) of the counter 12 and the bus request signal (Bus req) input of the central processing unit 1 and also accepts the bus request of the central processing unit 1. A signal Bus ACK 14 is input to the OR gate 16 together with the clock input 15 of the central processing unit 1 to connect the output of the OR gate 16 to the clock terminal CLK of the counter 12. The bus request accept signal 14 is connected to the upper address latches 8 and 9 and the drive terminal E of the three-phase buffer 10, respectively. - Referring to Fig. 2i help the third-degree distribution follows.

중앙처리장치(1)가 작동시에는 중앙처리장치가 어드레스 버스(11), 데이타 버스(7) 및 버스 요청수락신호(14) 등을 직접 제어함으로써 메모리 블록(4,5)과 중앙처리장치(1) 사이의 데이타 교환이 가능하다. 그러나 메모리 블록(4,5) 사이의 데이타의 이동을 중앙처리장치(1)가 직접 제어하지 않고 간단한 TTL장치로 제어하기 위하여, 이동시킬 메모리 내용의 상위 어드레스를, 중앙처리 장치(1)의 출력(14)과 입출력 포트신호 발생기(2)의 출력(Y2)을 이용하여 즉 출력(Y2)을 상위 어드레스 래치(8,9)의 인에블 랫치 입력에 인가하여 메모리 내용의 상위 어드레스를 상위 어드레스 래치(8,9)에 래치시키고 버스 요청처리로직(13)의 구동단자(E)에 입출력 신호발생기(2)에서 나온 출력(2')을 인가하여 동작시키므로서 중앙처리장치(1)가 버스제어를 포기 하도록 한다. 이때 제2a도와 같은 버스 요청 신호가 나오게 된다.When the central processing unit 1 is operated, the central processing unit directly controls the address bus 11, the data bus 7 and the bus request accept signal 14, and the like. Data exchange between 1) is possible. However, in order to control the movement of data between the memory blocks 4 and 5 by a simple TTL device without directly controlling the central processing unit 1, the upper address of the contents of the memory to be moved is output from the central processing unit 1. (14) and the output (Y 2 ) of the input / output port signal generator (2), that is, the output (Y 2 ) is applied to the enable latch input of the upper address latches (8, 9) to obtain the upper address of the memory contents. The central processing unit 1 operates by latching the upper address latches 8 and 9 and applying the output 2 'from the input / output signal generator 2 to the drive terminal E of the bus request processing logic 13. To give up bus control. At this time, the bus request signal as shown in FIG.

제2a도와 같이 또한 버스요청신호 처리 로직(13)의 버스 요청신호가 '로우"로 되기 앞서서 중앙처리 장치(1)와 입출력 포트 신호 발생기(2)를 이용하여 두개의 메모리 블록(4,5)중 어느 쪽이 데이타 전송원이 될 것인가를 결정하기 위하여 기록 및 해독 래치(3)의 구동단자(E)에 입출력포트발생기(2)의 출력(2')을 가하여 기록 및 해독래치(3)의 출력이 메모리 블록(4)의 기록 및 해독입력에 인가되도록 한다.As shown in FIG. 2A, before the bus request signal of the bus request signal processing logic 13 becomes 'low', two memory blocks 4 and 5 are used by using the central processing unit 1 and the input / output port signal generator 2. The output 2 'of the input / output port generator 2 is applied to the drive terminal E of the write and read latch 3 to determine which of the data transfer sources is the data transfer source. The output is applied to the write and readout input of the memory block 4.

그러므로서 메모리 블록(4,5)중 어느 한쪽이 전송원으로 결정되면 기록 및 해독 입력이 해독으로 되고 나머지 한쪽의메모리 블록은 반전기(6)에 의하여 기록 및 해독 입력이 기록으로 됨으로써 수신처가 되는 것이다.Therefore, when either of the memory blocks 4 and 5 is determined as the transfer source, the write and decode input is decoded, and the other memory block is the destination by the write and decode input being written by the inverter 6. will be.

중앙처리장치(1)가 버스요청처리로직(13)의 출력(Br)인 버스요청신호(제2a도)를 입력으로 수신하면 버스요청 수락신호(Bus ack : 14) (제2a도)를 출력을 송출하므로서 상위 어드레스 래치(8,9)가 구동상태로 되고 계수기(12)가 소거되어(제2c도) 계수기(12)의 출력(Cout)은 '0'이 된다. 이때 삼상버퍼(10)의 구동단자(E)에는 버스요청수락 신호(14) (제2b도)가 입력되어 삼상버퍼(10)의 출력(Zo)은 계수기의 출력(Cout)이 그대로 전달된다. 따라서 메모리 블록(4,5)의 상위 어드레스(AH)에는 상위 어드레스 래치에 기억된 값(Q)에 입력되고 하위 어드레스(AC)에는 계수기(12)의 출력(Cout)이 입력된다.When the central processing unit 1 receives the bus request signal (Fig. 2a), which is the output Br of the bus request processing logic 13, as an input, it outputs a bus request accept signal (Bus ack: 14) (Fig. 2a). The upper address latches 8 and 9 are driven, the counter 12 is erased (Fig. 2C), and the output Cout of the counter 12 becomes '0'. At this time, the bus request acceptance signal 14 (FIG. 2b) is input to the driving terminal E of the three-phase buffer 10, and the output Zo of the three-phase buffer 10 is transmitted as it is. Therefore, the upper address AH of the memory blocks 4 and 5 is input to the value Q stored in the upper address latch, and the output Cout of the counter 12 is input to the lower address AC.

또한 제2d도와 같은 클록신호(CCLK)는 OR게이트(16)의 일측 입력에 인가되어 하위 어드레스는 하나씩 증가되어 메모리 블록(4,5)의 하위 어드레스(AL)를 지정한다.In addition, the clock signal CCLK as shown in FIG. 2d is applied to one input of the OR gate 16 so that the lower addresses are increased by one to designate the lower addresses AL of the memory blocks 4 and 5.

Nn계수기로 구성하면 2n개의 출력을 계수기(12)가 출력하므로서 위의 과정을 시행할때마다 2n 바이트씩의 메모리 데이타가 이송된다. 계수기(12)가 2n 출력을 발생하면 계수기의 이송신호(CARRY)가 발송되어 버스요청처리로직(13)의 비구동단자(Dis)에 인가되어 버스요청신호(BUSREQ)는 다시 '하이'로 되어 다시 중앙처리장치가 전체 버스를 제어하게 된다.When configured with an Nn counter, the counter 12 outputs 2n outputs, so that memory data of 2n bytes are transferred every time the above process is performed. When the counter 12 generates 2n outputs, the transfer signal CARRY of the counter is sent to be applied to the non-drive terminal Dis of the bus request processing logic 13, and the bus request signal BUSREQ becomes high again. Again the CPU will control the entire bus.

이상에서 설명된 바와 같이 본 고안에 의하면, 값이 비싼 DMA 제어기를 사용하지 않고도 메모리 블록내의 데이타를 값이 싼 TTL 소자로서 기록 및 해독 래치(3), 상위 어드레스 래치(8,9), 계수기(12), 삼상버퍼(10), 버스요청 처리로직(13)를 구성할 수 있어 메모리 블록 사이의 데이타 이송이 가능한 효과가 있는 것이다.As described above, according to the present invention, write and read latches 3, upper address latches 8, 9, and counters are stored as low-cost TTL elements of data in a memory block without using an expensive DMA controller. 12), the three-phase buffer 10 and the bus request processing logic 13 can be configured, which makes it possible to transfer data between memory blocks.

Claims (1)

중앙처리장치(1)의 입출력 포트신호 발생기(2)에서의 출력을 기록 및 해독래치(3)를 통하여 메모리 블록(4,5)에 연결하되 메모리 블록(4)에는 반전기(6)를 통하여 연결하고, 메모리 블록(4,5)의 데이타 입출력을 주데이타버스(7)에 연결하되 주 데이타버스(7)를 상위 어드레스 래치(8,9)에 연결하며, 상위 어드레스 래치(8,9)의 상위 어드레스 출력을 메모리 블록(4,5)의 상위 어드레스 입력에 각각 연결하고, 동시에 삼상버퍼(10)의 출력을 메모리 블록(4,5)의 하위 어드레스 입력에 각각 연결하되 메모리 블록(4,5)의 상위 어드레스와 하위 어드레스 입력을 합쳐서 중앙처리장치 어드레스 버스(11)에 연결하며, 계수기(12)의 출력을 삼상버퍼(10)에 연결하고, 계수기(12)의 단자(CA)는 버스요청처리로직(13)에 그리고 버스요청처리로직(13)의 출력은 계수기(12)의 클리어단자(CLE)에 또한 중앙처리장치(1)의 제어버스(14)를 클록입력(15)과 함께 OR게이트(16)에 입력시켜 OR게이트(16)의 출력을 계수기(12)의 클록단자(CLK)에 연결하며, 제어버스(14)를 상위 어드레스 래치(8,9) 및 삼상버퍼(10)의 구동단자(E)에 각각 연결하여된 메모리 블록 데이타 이송장치.The output from the input / output port signal generator 2 of the central processing unit 1 is connected to the memory blocks 4 and 5 via the write and readout latch 3, but the memory block 4 is connected through the inverter 6. Connect the data inputs and outputs of the memory blocks 4 and 5 to the main data bus 7, and connect the main data bus 7 to the upper address latches 8 and 9, and the upper address latches 8 and 9. Connect the upper address outputs of to the upper address inputs of the memory blocks 4 and 5, respectively, and the output of the three-phase buffer 10 to the lower address inputs of the memory blocks 4 and 5, respectively. The upper and lower address inputs of 5) are combined to connect to the CPU address bus 11, the output of the counter 12 is connected to the three-phase buffer 10, and the terminal CA of the counter 12 is connected to the bus. The output of the request processing logic 13 and of the bus request processing logic 13 are clear terminal CL of the counter 12. E) and the control bus 14 of the central processing unit 1 together with the clock input 15 to the OR gate 16 to output the output of the OR gate 16 to the clock terminal CLK of the counter 12. And a control bus 14 connected to the upper address latches 8 and 9 and the drive terminal E of the three-phase buffer 10, respectively.
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