KR890005161B1 - 반도체 메모리장치의 펄스발생기 - Google Patents

Abstract

내용 없음.

Description

반도체 메모리장치의 펄스발생기

제1도는 종래의 스태틱 램의 메로리셀과 차아지 회로도.

제2(a)도 - 제2(b)도는 종래 프리차아지 펄스발생기의 회로도.

제3도는 본 발명에 따른 프리차아지 펄스발생기의 회로도.

제4도는 제3도의 각 부분의 타이밍도.

제5(a)도 - 제5(b)도는 전원공급 전압 Vcc의 변화와 제조 공정상에서 폴리실리콘 폭의 변화에 다른 펄스폭의 변화.

본 발명은 반도체 메로리 장치에서 사용하는 펄스발생기에 관한 것으로 특히 스태틱 모오스램(static MOS RAM)의 비트라인을 충전하기 위한 펄스발생기에 관한 것이다. 최근 고속스태틱 모오스 램에 있어서는 메모리셀에 기억된 정보를 신속히 읽어내기 위하여 워드라인을 온 상태로 가기 전에 비트라인들을 일정한 전압으로 충전시킨후 워드라인을 온상태로 하여 정보를 읽어내고 있다.

제1도는 종래의 스태틱 모오스 램의 메모리셀과 비트라인 및 프리차아지 회로를 보인 도면이다. 메모리셀(1)은 폴리시리콘을 사용한 고저항의 부하저항(4) (5)을 각각 트랜지스터(2) 및 (3)의 드레인과 노오드점(6)(7)에서 접속하고 소오스는 접지로 하며 상기 노오드점(6) (7)에는 각각 모오스 트랜지스터(3)과 (2)의 게이트에 크로스로 접속하고 상기 저항(4)(5)의 타단에는 전원공급 전압 Vcc가 인가되고 상기 노오드점(6) (7)에는 각각 통과 트랜지스터(8) 및 (9)가 비트라인(16) 및 (17)사이에서 소오스 및 드레인으로 직렬 접속되어 있다. 또한 상기 통과 트랜지스터(8) 및 (9)의 게이트는 폴리실리콘 라인으로 된 워드라인(18)에 접속되어 있다. 또한 비트라인(16) (17)의 한단에는 프리차아지 회로(19)가 접속되어 있으며, 프리차아지 회로(19)는 각각 비트라인 (16)(17)과 노오드점(14)(15)에서 모오스 트랜지스터(10)(11)이 직렬 접속되고 모오스 트랜지스터(12)가 병렬 접속되며 상기 모오스 트랜지스터(10)(11)의 드레인은 공통으로 전원공급 전압 Vcc가 인가되고 상기 모오스 트랜지스터(10) (11) (12) 의 게이트에는 비트라인 프리차아지 펄스øPX가 인가된다. 따라서 메모리셀(1)에 기억된 정보를 읽어내기 위하여 상기 워드라인(18)을 온상태(하이상태)로 하기전에 비트라인 프리차아지펄스øPX를 하이상태로 하여 트랜지스터(10)(11)(12)를 모두 온상태로 하므로서 비트라인(16)(17)을 Vcc-V_T(여기서 V_T는 트랜지스터(10)(11)의 드레쉬홀드 전압)로 충전한 후 워드라인(18)을 온상태로 하여 상기 메모리셀내에 기억된 정보를 읽어내 왔다. 또한 상기 비트라인 프리차아지 펄øPX를 발생시키는 펄스발생기는 최근 고속, 저전력소모 스택 램에 사용되는 어드레스 변환검출기 (Address Transirtion Detecter : 이하 ATD라 칭함)에서 로우(ROW)어드레스가 변할때 이를 검출하여 출력하는 짧은 펄스 SPXT를 사용하여 소정의 펄스폭을 갖는 비트라인 프리차아지 펄스øPX를 발생하여 왔다.

ATD회로는 1982년 10월에 발행된 IEEE Journal of Solid -state circuit, Vol, SC-17, No.5, 페이지 800에 기재된 바와 같이 이미 잘 알려진 공지회로이다. 제2(a)도-제2(b)도는 로우어드레스가 변할때 ATD회로에서 출력하는 펄스 SPXT로 비트라인 프리차아지 펄스øPX를 발생하는 종래의 펄스발생기를 나타낸 도면이다.

제2(a)도는 상기 펄스 SPX를 라인(20)을 통해 낸드게이트(22)에 입력시킴과 동시에 상기 펄스 SPX를 인버터(23)들로 구성되는 지연회로(21)에 소정시간 지연시켜 낸드게이트(22)에 입력시킴으로서 상기 펄스 Vcc가 소정의 펄스폭을 갖도록 하여 비트라인 프리차아지 펄스 øPX를 발생시켜 왔다. 또한 상기 비트라인 프리차아지 펄스øPX의 폭은 비트라인(16)(17)을 충분히 프리차아지 할 수 있는 시간이 되도록 함과 동시에 어드레스가 변한 후 로우어드레스 디코우더로 부터 폴리실리콘으로 된 워드라인 (18)을 통해 통과 트랜지스터(8)및 (9)를 온시킬때까지의 시간지연을 고려하여 상기 펄스 øPX의 폭을 결정하여 설계하여야 한다. 한편 워드라인(18)은 폴리실리콘으로 형성된 라인이기 때문에 이 폴리실리콘의 저항과 이 라인에 분포된 기생 캐패시턴스에 의한 시간지연이 제조공정에 따른 폴리실리콘 라인의 특성변화롤 변하게 된다. 따라서 제조공정에 따른 상기 워드라인인 폴리실리콘 라인의 특성변화는 상기 펄스øPX의 펄스 폭과 워드라인이 인에이블되는 타임의 매칭(Matching)이 어렵게 되는 문제점이 있었다.

제2(b)도는 상기 제2(a)도의 문제점을 개선한 비트라인 프리차아지 펄스 발생회로이다. 도면중 입력라인 (25)에는 전술한 공지의 ATD회로로 부터 로우어드레스의 변화를 감지하여 출력한 짧은 펄스 SPXT가 입력하며 상기 입력라인 (25) 은 낸드게이트(26)과 (28)의 입력에 각각 접속됨과 동시에 P모오스 트랜지스터(34)의 게이트에 접속이 된다. 한편 낸트게이트(26)의 타입력은 낸드게이트(27)의 출력라인(38)이 되며 상기 낸드게이트(26)의 출력은 상기 낸드게이트(28)의 타입력이 됨과 동시에 상기 낸드게이트(27)의 한 입력이 된다. 따라서 상기 낸드게이트(26)과 (27)의 출력은 서로 크로스로 접촉되므로써 상기 낸드게이트(26)의 입력라인(25)의 펄스 SPXT가 로우상태 일때는 상기 게이트(26)의 출력이 하이상태로 래치되는 래치회로를 구성하게 된다.

한편 상기 낸드게이트(28)의 출력은 저항(29)을 통해 버퍼회로를 구성하는 직렬 접속된 인버터(31)과 (32)의 인버터(31)에 입력하고 상기 인버터(32)의 출력을 낸드게이트(27)의 타입력으로 된다. 또한 상기 버어퍼회로를 구성하는 인버터(31) 의 입력단의 노오드점(36)에는 상기 P모오스 트랜지스터 (34)의 드레인이 접속되고 상기 트랜지스터(34)이 소오스에는 전원공급 전압 Vcc가 접속되며 또 하나의 P모오스 트랜지스터(33)의 소오스에도 전원공급 전압 Vcc가 접속되고 드레인은 상기 노오드점(36)과 접소되며 게이트는 상기 낸드게이트(26)으 출력라인의 노오드점(35)와 접속이 된다. 또한 상기 노오드점(36)에는 게이티드 캐패시터(30)가 접지와의 사이에 접속이 된다.

상기 제(b)도의 비트라인 프리차아지 펄스 발생회로는 펄스 발생기의 저항성분을 워드라인을 구성하고 있는 폴실리콘으로 사용하여 상기 제2(a)도에서의 문제점을 해결하여 메모리셀내의 통과 트랜지스터를 온시키는 시간과 비트라인이 프리차아지된 시간을 일치시킬 수 있으나 메모리 장치를 장착하고 있는 시스템에서 전원공급 전압 Vcc의 변화와 공정상의 변화로 인한 폴리실리콘 폭의 변화에 따라 펄스 발생기가 출력하는 펄스 폭이 변환하는 문제점과 메모리 장치의 고집적화에 따른 회로의 복잡성 문제는 남아 있었다.

따라서 본 발명의 목적은 스태택 모오스 램의 메모리셀로 부터 리드(Read)동작시 고속으로 데이터를 정확히 읽어낼 수 있도록 비트라인을 프리차아지 하는 제어펄스를 발생하는 펄스 발생기를 제공함에 있다.

본 발명의 또다른 목적은 전원공급 전압 Vcc의 변화와 제조공정의 변화로 인한 폴리실리콘 폭이 변화에도 발생되는 펄스폭의 변화가 적은 펄스 발생기를 제공함에 있다.

본 발명의 또다른 목적은 고집적화에 따라 요구되는 간단한 회로로 구성되는 펄스 발생기를 제공함에 있다.

이하 본 발명을 도면을 참조하여 상세히 설명한다.

제3도는 본 발명에 따른 비트라인 프리차이지 펄스 발생회로를 나타낸 도면이다. 도면중 입력라인(40)에는 전술한 공지의 ATD회로로 부터 로우어드레스의 변화를 감지하여 출력한 짧은 펄스 SPXT가 입력한다. 상기 입력라인(40)은 인버터(41)의 출력은 저항(42)을 통해 버퍼회로를 구성하는 인버터(45)와 (46)의 인버터(45)에 입력한다. 또한 상기 버퍼회로를 구성하는 인버터(45)의 입력단의 노오드점 B에는 상기 P모오스 트랜지스터(43)의 드레인이 접속되고 상기 트랜지스터의 소오스에는 전원공급 전압 Vcc가 접속이 되며 또한 상기 노오드점 B에는 게이티드 캐패시터 (44)가 접지와의 사이에 접속이 된다. 한편 상기 저항(42)는 폴리실리콘으로 된 워드라인(18)의 제조공정시 상기 워드라인(18)과 동시에 제조되는 폴리실리콘저항이며 상기 캐패시터 (44)와 함께 RC시정수를 갖는 시간 지연수단이 되게 한다. 또한 P모오스 트랜지스터(43)은 상기 펄스 SPXT가 "로우"상태일때 캐패시터(30)를 신속히 충전시켜 주는 역할을 하며 두개의 인버터(45)와 (46)으로 구성된 버퍼회로는 저항(42)와 캐패시터(44)되는 지연회로를 거쳐 충분한 시간지연을 얻은 후에 인버터(45)로 입력된 신호를 인버터(46)의 출력단으로 출력한다.

이하 제3도의 펄스 발생기의 작동관계를 제4도의 제3도의 각 부분의 타이밍도를 참조하여 설명한다.

제4도에 도시한 바와같이 로우어드레스가 변하게 되면 전술한 공지의 ATD회로로 부터 짧은 펄스폭을 가지는 펄스 SPXT가 출력하며 상기 펄스 SPXT는 제4도의 입력라인(40)으로 입력한다. 지금 캐패시터(44)가 Vcc로 충전이 되어 있고 상기 펄스 SPXT가 "하이"상태에서 "로우"상태로 변하면 인버터(41)의 출력은 신속히 "하이"상태로되고 캐패시터(44)는 P모오스 트랜지스터(43)이 도통으로 인해 계속 Vcc의전압으로 충전되게 된다. 한편 캐패시터 (44)에 Vcc의 전압이 충전되어 있지 않는 경우는 인버터의 출력이 "하이"상태로 변하고 P모오스 트랜지수터(43)이 도통을 하여 상기 캐패시터(44)를 신속히 충전한다. 따라서 t₁시간에서 펄스 SPXT가 로우로 되는 즉시 비트라인 프리차아지 펄스

PX는 "하이"상태가 된다. 그후 시간 t₂에서 상기 펄스 SPXT가 "로우"상태에서 "하이"상태로 바뀌게 되면 캐패시터(44)는 저항(42)와 인버터(41)을 통해 시정수 RC(여기서 C는 캐패시터(44)의 캐패티턴스)로 방전하게 된다. 그후 B점의 전압이 인버터(45)의 P모오스 트랜지스터의 드레쉬홀드전압이 될때 인버터(45)의 P 모오스 트랜지스터가 동작되어 C점이 전압이 "하이"상태가 되고 따라서 인버터(46)의 N모오스 트랜지스터가 동작되어 펄스

PX는 "로우"상태가 된다.

제5(a)도는 시스템에서의 전원공급전압 Vcc의 변화에 대한 펄스폭의 변화를 도시한 것으로서 제2(b)도와 같은 종래 펄스발생기에서 펄스폭의 변화를 나타낸 것이 (50)이고 본 발명의 펄스발생기에서 펄스폭의 변화를 나타낸 것이 (51)이며 도시된 바와같이 본 발명은 상기 Vcc전압의 변화에 따른 펄스폭의 변화가 종래보다 많이 줄어 들었음을 알 수 있다.

제5(b)도로는 워드라인 제조공정시 같이 제조된 폴리실리콘 폭변화에 따른 펄스폭의 변화를 도시한 것으로서 종래 펄스 발생시에서 펄스폭의 변화를 나타낸 것이 (52)이고 본 발명의 펄스발생기에서 펄스폭의 변화를 나타낸 것이 (53)이며 도시된 바와같이 본 발명은 상기 폴리실리콘폭 변화에 따른 펄스폭의 변화가 종래보다 많이 줄어 들었음을 알 수 있다.

전술한 바와 같이 본 발명은 워드라인 제조공정시 동일 제조공정에 따라 제조된 폴리실리콘으로 된 저항과 캐패시터에 의한 시간지연을 이용하여 비트라인 프리차아지 펄스를 발생하게 함으로써 제조공정이 변하더라도 메모리셀의 데이터를 읽어내기 위해 메모리셀 내의 통과 트랜지스터를 온시킨 시간과 비트라인이 프리 차아지된 시간을 일치시킬 수 있는 이점이 있다.

또한 본 발명은 시스템에서 전원공급 전압 Vcc전압 변화와 제조공정상의 변화로 인한 폴리실리콘 폭의 변화에 따른 펄스폭 변화를 최소로 하여 정확한 펄스폭을 가지는 펄스를 발생하여 안전하면서도 정확한 칩동작을 가능하게 한다.

또한 본 발명은 간단한 회로로 구성되어 있으므로 칩면적 밀도를 높일 수 있는 이점이 있다.

Claims (3)

1. 어드레스 변화를 검출하는 어드레스 변화검출기와 다수의 메로리셀들과 상기 메모리셀들과 접속된 한쌍의 비트라인들과 상기 메모리셀들을 선택하는 다수의 워드라인 들과 상기 한쌍의 비트라인의 단부에 접속된 프리차아지 회로로 구비한 반도체 메모리장치에 있어서, 상기 어드레스 변화검출기로 부터 출력하는 펄스를 입력하여 반전 출력하는 인버터 수단과 상기 인버터 수단과 접속되며 상기 어드레스 변환검출기에 출력하는 펄스를 소정시간 지연시키는 지연수단과, 지연수단과 접속되며 상기 지연수단의 출력을 확실하게 출력하도록 해주는 버퍼수단과, 상기 어드레스 변화검출기의 출력을 입력으로 하여 상기 지연수단으로 충전하며 프리차아지 펄스폭의 오동작을 방지하는 충전수단으로 구성함을 특징으로 하는 프리차아지 펄스 발생회로.
2. 제1항에 있어서, 상기 지연수단의 상기 어드레스 변환검출기의 출력펄스의 최초 변화에지에서 즉시 상기 비트라인을 프리차아지시키고 상기 펄스의 최초 변화후의 제2에지 변화로 부터 소정시간 경과후 프리차아지 종료를 하는 펄스를 발생함을 특징으로 하는 프리차아지 펄스 발생회로.
3. 제1항에 있어서, 상기 지연수단이 소정의 시정수를 가지는 저항과, 캐패시터로 구성됨을 특징으로 하는 프리차아지 펄스 발생회로.

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