KR890003761B1

KR890003761B1 - Low band pass filter in phase locked loop

Info

Publication number: KR890003761B1
Application number: KR1019860006992A
Authority: KR
Inventors: 하상욱
Original assignee: 삼성전자 주식회사; 안시환
Priority date: 1986-08-23
Filing date: 1986-08-23
Publication date: 1989-10-04
Also published as: KR880003488A

Abstract

The circuit concerning to the loop filter of the phase lock loop circuit used in the vehicle telephone comprises a duplexer (1), mixers (2,6), intermediate frequency filters (3,7), a frequency discriminator (8), an audio circuit (10), a speaker (11), a local oscillator (12), a PLL circuit (100) including a voltage controlled oscillator (14), a low pass filter (15), a charge pump circuit (16), a phase comparator (17), a divider (23), a reference signal generator (24), and a divider (200) including distributors (21,22), and a free scaler (20). The charge pump circuit converts the output of the phase comparator to the analog signal.

Description

Frequency synthesizer circuit

제1도는 종래의 신써싸이저회로를 이용한 자동차 무선 전화기의 수신기의 일예를 도시한 계통도.1 is a schematic diagram showing an example of a receiver of an automobile radiotelephone using a conventional synthesizer circuit.

제2도는 제1도의 동작 설명을 제공하기 위한 특성도.2 is a characteristic diagram for providing an explanation of the operation of FIG.

제3도는 본 발명의 한 실시예를 도시한 회로도.3 is a circuit diagram illustrating one embodiment of the present invention.

제4도는 제3도의 동작 설명을 제공하기위한 특성도.4 is a characteristic diagram for providing an explanation of the operation of FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

1 : 듀프렉서 2, 6 : 믹서1: duplexer 2, 6: mixer

3, 7 : 중간주파수필터 8 : 주파수변별회로3, 7: intermediate frequency filter 8: frequency discriminating circuit

10 : 오디오회로 11 : 스피커10: audio circuit 11: speaker

12 : 국부발진회로 14 : 전압제어발진회로12: local oscillation circuit 14: voltage controlled oscillation circuit

15 : 저역여파기 16 : 차아지 펌프회로15: low filter 16: charge pump circuit

17 : 위상비교회로 23 : 분주기17: phase non-church 23: divider

24 : 기준신호발생기 21, 22 : 분배기24: reference signal generator 21, 22: distributor

20 : 프리스케일러 4, 13, 18, 19 : 증폭기20: prescaler 4, 13, 18, 19: amplifier

100 : 위상동 기루프회로 200 : 분주회로100: phase-driven loop circuit 200: frequency divider circuit

본 발명은 아나로그 주파수 신써싸이저 방식의 자동차 무선전화기의 수신기에 이용하기 적합한 위상동기루프(이하 PLL이라 함)회로의 루프필터에 관한 것이다.The present invention relates to a loop filter of a phase-locked loop (hereinafter referred to as a PLL) circuit suitable for use in a receiver of an analog frequency synthesizer type automobile radiotelephone.

이러한 종류의 PLL회로의 기준 입력신호의 위상에 따르는 위상 동기회로로 하여 최근 여러 종류의 용도에 이용되고 있는 것으로 제1도는 그 한 예이다.As a phase synchronizing circuit that conforms to the phase of a reference input signal of this kind of PLL circuit, it has been used for various kinds of applications recently.

즉 제1도는 종래의 PLL회로를 자동차 무선전화기의 수신기에 적용한 경우를 도시한 것으로 여기서는 수신 전파수가 한국, 일본, 미국 및 유럽의 수신 대역을 커버하는 870MHZ 내지 890MHZ의 광대역의 자동차 무선전화기 수신기를 예로 설명한다.1 illustrates a case where a conventional PLL circuit is applied to a receiver of an automobile radiotelephone. Here, an example of a broadband automobile radiotelephone receiver of 870MHZ to 890MHZ in which received radio waves cover the reception bands of Korea, Japan, the United States, and Europe is taken as an example. Explain.

제1도에 있어서, (1)은 수신 주파수 대역만을 통과시키는 듀프렉서(Duplexer)이며, 안테나를 통하여 이 듀프렉서(1)에서 통과된 신호는 믹서(2)에 공급되고, 여기서 국부발진회로(12)를 형성하는 PLL회로(100)로 부터의 국부 발진주파수에 의해 중간주파수신호로 주파수 변환된다. 예를들어 헤테로다인 방식을 고려하면 듀프렉서(1)로 부터의 수신 주파수 870.03MHZ 내지 889.98MHZ의 각 신호에 대하여 PLL회로로 부터 국부발진주파수 920.43MHZ 내지 940.38MHZ의 각 신호가 믹서회로(2)에 공급되면 믹서회로(2)의 출력측에는 항상 50.4MHZ의 중간 주파신호가 얻어진다.In Fig. 1, reference numeral 1 denotes a duplexer for passing only a reception frequency band, and a signal passed from the duplexer 1 through an antenna is supplied to the mixer 2, where the local oscillation circuit ( The frequency is converted into an intermediate frequency signal by the local oscillation frequency from the PLL circuit 100 which forms 12). For example, considering the heterodyne method, for each signal having a reception frequency of 870.03MHZ to 889.98MHZ from the duplexer 1, each signal having a local oscillation frequency of 920.43MHZ to 940.38MHZ from the PLL circuit is combined with the mixer circuit (2). When supplied to, the intermediate frequency signal of 50.4 MHZ is always obtained on the output side of the mixer circuit 2.

그리고 이 중간주파수신호는 중간주파수 필터(3)를 통과해서 중간주파 증폭회로(4)에서 증폭된 후 다시 중간주파 증폭회로(4)를 통과한 주파수 50.4MHZ와 국부 발진기(5)의 주파수 49.945MHZ의 신호가 믹서회로(6)에는 공급되면, 믹서회로(6)의 출력측에는 455KHZ의 주파수가 얻어진다.The intermediate frequency signal is amplified by the intermediate frequency amplification circuit 4 through the intermediate frequency filter 3, and then again passed through the intermediate frequency amplification circuit 4, and the frequency of the local oscillator 5 is 49.945MHZ. Is supplied to the mixer circuit 6, a frequency of 455 KHZ is obtained on the output side of the mixer circuit 6.

이 믹서회로(6)의 출력주파수는 중간주파수필터(7)를 통과해서 주파수 변별회로(8)에서 주파수 변별되어 저주파 증폭회로(9)에서 증폭되어 오디오회로(10)를 통해 스피커(11)로 부터 가청주파 신호로서 방음된다.The output frequency of the mixer circuit 6 passes through the intermediate frequency filter 7 and is frequency-differentiated by the frequency discriminating circuit 8, amplified by the low frequency amplifying circuit 9, and passed through the audio circuit 10 to the speaker 11. Is soundproofed as an audible signal.

PLL회로는 15.63MHZ의 기준 신호발생기(24)의 기준주파수를 1/512로 분주하는 분주기(23)와 후술하는 프로그램 가능한 분배기(21,22)로 부터의 출력신호와 분주기(239로 부터의 분주신호를 위상비교하는 위상비교회로(17)와 이 위상비교회로(17)로 부터의 위상 오차에 따른 출력 신호를 전압제어발진회로(14)의 입력전압을 조정할 수 있도록 위상비교회로(17)의 논리상태를 아나로그 신호로 바꾸는 차아지펌프(Charge Pump)회로(16)를 통과해서 잡음성분이나 고주파 성분을 제거하고, PLL이 어떤 원인에 의해 록크상태로 부터 해제된 경우에도 유지회로로서 동작하며 루우프를 안정화하는 저역여파기회로(15)와, 이 저역여파기회로(15)의 출력신호, 즉 비교오차 신호에 따라 그 발진주파수가 제어되는 전압 제어발진회로(14)와, 이회로(14)의 발진 주파수를 여기서는 분주기(23)의 분주비와 같은 값을 가지고 분주하는 프리스케일러(Prescaler)(20)로 이루어져 있다. 여기서 참조번호(18)과 (19)는 전압제어발진회로(14)의 출력을 증폭하는 증폭기이다.The PLL circuit outputs the output signal and divider 239 from the divider 23 which divides the reference frequency of the reference signal generator 24 of 15.63MHZ into 1/512, and the programmable dividers 21 and 22 described later. Phase comparator 17 for comparing the divided signals of the phases and the output signal according to the phase error from the phase comparator 17 to adjust the input voltage of the voltage controlled oscillator circuit 14 Pass through the charge pump circuit 16, which converts the logic state of the circuit into an analog signal, to remove noise and high frequency components, and as a holding circuit even when the PLL is released from the lock state for some reason. A low frequency filter circuit 15 which operates and stabilizes the loop, a voltage controlled oscillation circuit 14 whose oscillation frequency is controlled according to an output signal of the low frequency filter circuit 15, that is, a comparison error signal, The oscillation frequency of (14) is here divided by It consists of a prescaler 20 which divides with the same division ratio, and reference numerals 18 and 19 are amplifiers that amplify the output of the voltage controlled oscillation circuit 14.

저역여파기(15)는 저항값 R의 저항(25) 및 용량 콘덴서(26)로 구성되는 소위 RC수동필터로 이루어져 있다.The low pass filter 15 is composed of a so-called RC passive filter composed of a resistor 25 having a resistance value R and a capacitance capacitor 26.

또 프로그램 가능한 분배기, (21,22)는 분주한 수를 논리적으로 프로그램하고 그 수에 따라서 입력신호의 주파수를 분주하는 가변분주기이다.The programmable divider (21, 22) is a variable divider that logically programs the divided number and divides the frequency of the input signal according to the number.

일반적으로 프로그램 가능한 분배기(21,22)의 사용가능한 주파수의 한계는 수 MHZ이고 여기서는, 전압제어발진회로(14)의 발진 주파수 920.43MHZ-940.38MHZ를 프리스케일러(20)에서 1/128로 분주하여 프로그램 가능한 분배기(21,22)의 입력주파수를 7.190MHZ 내지 7.347MHZ로 한다.In general, the limit of the usable frequency of the programmable dividers 21 and 22 is a few MHZ, where the oscillating frequencies 920.43MHZ-940.38MHZ of the voltage controlled oscillator circuit 14 are divided by 1/128 in the prescaler 20 to program. Possible input frequencies of the dividers 21 and 22 are 7.190 MHz to 7.347 MHz.

그래서 이 입력주파수는 프로그램 가능한 분배기(21,22)에서 다시 분주기(23)로 부터의 분주신호와 같은 주파수 즉 30KHZ로 분주된다. 결국 그 입력 주파수 7.190MHZ-7.347MHZ는 프로그램 가능한 분배기(21,22)에서 239.7-244.85로 분주된다.This input frequency is thus divided in the programmable divider 21, 22 at the same frequency as the divided signal from the divider 23, i.e. 30 KHZ. Eventually its input frequency 7.190MHZ-7.347MHZ is divided into 239.7-244.85 in programmable divider 21,22.

여기서 루우프의 분주비 즉 전압제어발진회로(14)의 발진주파수에 대한 위상비교회로(17)의 궤환 입력주파수의 분주비 N은 프리스케일러(20)의 분주비와 프로그램 가능한 분배기(21,22)의 분주비의 적으로 표시된다.Here, the division ratio of the loop, that is, the division ratio N of the feedback input frequency of the phase comparison circuit 17 with respect to the oscillation frequency of the voltage controlled oscillation circuit 14, corresponds to the division ratio of the prescaler 20 and the programmable dividers 21 and 22. It is displayed as an enemy of the division ratio.

그러므로 이 경우 30681-31346(128×239.7-128×244.85)으로 되어 그 값은 크고, 또 그 최대값과 최소값의 변화비도 약 1.02배로 된다. 이 분주비 N의 값 및 그 변화비가 크면 루우프 지연시간의 영향등에 의해 지역여파기(15)의 각 정수를 설정하는 것이 어려울뿐만 아니라, 그 설정 범위가 제한되는 불편이 있다.Therefore, in this case, the value is 30681-31346 (128 × 239.7-128 × 244.85), and the value is large, and the change ratio between the maximum value and the minimum value is also about 1.02 times. When the value of this division ratio N and its change ratio are large, it is difficult to set each constant of the local filter 15 due to the influence of the loop delay time and the like, and there is a inconvenience in that the setting range is limited.

그러브로, 자동차 이동 무선전화기의 수신기와 같이 기계적 진동을 받을 기회가 많은 용도에 이러한 PLL회로(100)를 이용하는 경우, 루우프의 댐핑(DAMPING) 계수 E는 그 적정값의 범위에서 비교적 큰 쪽으로 설정하는 것이 통상이다.Therefore, when the PLL circuit 100 is used for applications in which there is a high chance of receiving mechanical vibrations, such as a receiver of an automobile mobile radio telephone, the damping coefficient E of the loop is set to be relatively large in the range of its proper value. It is common to do.

이 댐핑 계수 E는 루우프의 과도 응답특성을 좌우하는 파라메타로서 다음식에 의해 결정된다.This damping coefficient E is a parameter that determines the transient response characteristic of the loop and is determined by the following equation.

여기서 T는 저역여파기(15)의 시정수로서, T=RC이고 Ko는 루우프 이득 즉 위상 비교회로(17)의 변환이득과 전압제어발진회로(14)의 전압주파수 변환이득의 적이다.T is the time constant of the low pass filter 15, where T = RC and Ko is the product of the loop gain, that is, the conversion gain of the phase comparison circuit 17 and the voltage frequency conversion gain of the voltage controlled oscillation circuit 14.

여기서 R은 저항(25)의 저항치, C는 콘덴서(26)의 용량이다.Where R is the resistance of the resistor 25 and C is the capacitance of the capacitor 26.

일반적으로 PLL회로(100)는 댐핑계수 E가 E=0일때는 자연주파수(루우프를 지속 진동시킨 것으로 가정한 경우의 진동각 주파수)로 지속진동을 하고 0<E<1일때는 감쇄 진동된다. 그래서 E=1일때를 임계 제동의 상태라 하고, 이 이상으로 되면 진동하지 않고 감쇄만 할 뿐이다.In general, the PLL circuit 100 continuously vibrates at a natural frequency when the damping coefficient E is E = 0 (an oscillation angle frequency when a loop is continuously vibrated) and attenuates and vibrates when 0 <E <1. Therefore, when E = 1, it is called a critical braking state, and when it exceeds this, it will only attenuate without oscillation.

그러므로 PLL회로는 댐핑계수 E가 적정값보다 크면 위상 록(LOCK)을 하지 않고 그보다 적으면 위에서 제시한 바와같이 외부로부터의 진동, 잡음, 불안등의 영향을 받게되므로 그 댐핑계수 E는 적절하게 해야되는데 전술한 분주비 N에 의해서 통상 0.06-0.85값으로 설계한다.Therefore, if the damping coefficient E is larger than the proper value, the PLL circuit does not lock the phase. If the damping coefficient E is smaller than the appropriate value, the damping coefficient E should be appropriately influenced by external vibration, noise, and instability as shown above. It is usually designed to a value of 0.06-0.85 based on the above-described division ratio N.

따라서 종래의 PLL회로의 경우 댐핑계수 E를 적절하게 설정함으로써 고정 기준 주파수에 따라 외부로 부터의 진동, 잡음, 불안등을 제거할 수 있으나 기준 주파수가 변화하게 되면 외부로 부터 쉽게 잡음이 발생하므로 PLL루우프가 불안정하게 되어 저역여파기(15)의 회로를 변경하여야만 하고 주파수 특성을 변화시킬 수 없기때문에 루우프의 응답속도, 위상록크의 해제등의 문제가 생기게 된다.Therefore, in the case of the conventional PLL circuit, by setting the damping coefficient E appropriately, it is possible to remove the vibration, noise, anxiety, etc. from the outside according to the fixed reference frequency, but when the reference frequency changes, the noise is easily generated from the outside. Since the loop becomes unstable and the circuit of the low pass filter 15 must be changed and the frequency characteristic cannot be changed, problems such as the response speed of the loop and the release of the phase lock occur.

즉 제1도에 도시된 1차의 저역여파기(15)의 특성곡선은 제2도에 도시한 바와같이 저항(25)의 저항값 R 및 콘덴서(26)의 용량 C를 변경시키면 차단주파수가 f_C1-f_C3와 같이 변하게 된다. 따라서 록타임의 개선을 하기 위해 상기 저항값과 용량값을 변화시키면 차단 주파수가 변하게 되며 노이즈 밴드를 줄일려고 상기값을 변화시키면 차단 주파수가 변해 록 타임을 개선할 수 없게 된다.That is, the characteristic curve of the primary low-pass filter 15 shown in FIG. 1 changes the resistance value R of the resistor 25 and the capacitance C of the capacitor 26 as shown in FIG. _Will change to _C1 -f _C3 . Therefore, when the resistance value and the capacitance value are changed to improve the lock time, the cutoff frequency changes, and when the value is changed to reduce the noise band, the cutoff frequency changes so that the lock time cannot be improved.

따라서 본 발명은 댐핑계수를 소정범위로 일정하게 하고 PLL의 록타임 및 노이즈 특성을 향상시킬 수 있는 PLL회로의 저역여파기 회로를 제공함에 있다.Accordingly, an object of the present invention is to provide a low pass filter circuit of a PLL circuit capable of keeping the damping coefficient constant within a predetermined range and improving lock time and noise characteristics of the PLL.

이하 본 발명의 한 실시예를 제3도 내지 제4도를 참조하여 설명한다.Hereinafter, an embodiment of the present invention will be described with reference to FIGS. 3 to 4.

본 발명은 PLL회로의 회로 구성중 저역여파기(15)를 개선함으로써 후술하는 바와같이 현저한 효과를 얻을 수 있다.The present invention can achieve remarkable effects as described later by improving the low pass filter 15 in the circuit configuration of the PLL circuit.

그러므로 본 실시예의 회로 구성을 도시한 제3도에서 관련된 저역여파기(15)의 회로 구성만을 기재하고 다른 것은 생략하겠다.Therefore, only the circuit configuration of the low-pass filter 15 concerned in FIG. 3 showing the circuit configuration of this embodiment will be described, and the others are omitted.

제3도에 있어서 단자(25)는 차아지펌프회로(16)(제1도)로 부터의 출력신호가 인가되는 입력단자이고, 이 입력단자(25)는 캐패시터(28)의 직렬 접속된 저항(27) 및 캐패시터(28)이 병렬연결되어 잇으며 저항(29)의 직렬연결과 캐패시터(30)의 병렬연결, 다시 저항(31)과 직렬연결 및 캐패시터(32)가 병렬연결을 통하여 출력단자(33)로 출력이 된다.In FIG. 3, the terminal 25 is an input terminal to which the output signal from the charge pump circuit 16 (FIG. 1) is applied, and this input terminal 25 is a resistor connected in series with the capacitor 28. In FIG. The 27 and the capacitor 28 are connected in parallel, the series connection of the resistor 29 and the parallel connection of the capacitor 30, again the series connection of the resistor 31 and the capacitor 32 through the parallel connection output terminal Outputs to (33).

이하 제3도의 본 발명에 따른 지역여파기의 동작을 설명한다.Hereinafter, the operation of the local filter according to the present invention of FIG. 3 will be described.

제3도에서 캐패시터(26)는 과도상태의 응답특성을 개선하기 위한 것이며 상기 캐패시터(26)와 병렬로 접속되어 있는 저항(27)과 캐패시터(28)의 직렬연결은 PLL루프의 주파수 안정을 개선하기 위한 것이다.In FIG. 3, the capacitor 26 is for improving the response characteristics of the transient state, and the series connection of the resistor 27 and the capacitor 28 connected in parallel with the capacitor 26 improves the frequency stability of the PLL loop. It is to.

또한 저항(29)와 캐패시터(30)의 접속과 저항(31)과 캐패시터(32)의 접속을 상기 저항(29)(31) 및 캐패시터(31)(32)의 가변에 의해 차단 주파수가 제어되며 제4도의 차단 주차수 f_C이상에서 사이드 밴드 노이즈를 개선하게 되고 또한 외부로 부터의 방해신호를 제거하기 위해 조정될 수 있는 구성으로 되어있다.In addition, the cutoff frequency of the connection of the resistor 29 and the capacitor 30 and the connection of the resistor 31 and the capacitor 32 are controlled by the variable of the resistors 29, 31 and the capacitors 31, 32. In the block parking number f _{C of} FIG. 4, the side band noise is improved, and the configuration can be adjusted to remove the disturbance signal from the outside.

제3도의 저역 여파기에서 제1도의 분주회로(200)의 분주비 N의 값이 클 경우에는 출력단자(33)의 직류전압이 높아지므로 제1도의 전압제어발진회로(14)의 주파수가 높아지게 되며 반대로 상기 분주비 N의 값이 작을 경우에는 제3도의 출력단자(33)의 직류전압이 작아지므로 제1도의 전압제어 발진회로(14)의 주파수가 낮아지게 된다.When the frequency division ratio N of the frequency dividing circuit 200 of FIG. 1 is large in the low-pass filter of FIG. 3, the DC voltage of the output terminal 33 is increased, so that the frequency of the voltage controlled oscillation circuit 14 of FIG. On the contrary, when the division ratio N is small, the DC voltage of the output terminal 33 of FIG. 3 decreases, so that the frequency of the voltage controlled oscillation circuit 14 of FIG.

한편 제3도의 저역 여파기는 제1도의 루우프 특성을 좌우시키는데 저역 여파기의 대역폭이 좁을때는 록타임(LOCK TIME)이 길어지게 되고, 외부 방해 신호에 대한 안정성이 좋아지게 하기 위해서는 사용하는 루우프의 특성에 맞게 적절한 저역 여파기의 설정이 요구된다.On the other hand, the low-pass filter of FIG. 3 influences the loop characteristics of FIG. 1, and when the bandwidth of the low-pass filter is narrow, the lock time becomes long, and in order to improve the stability of the external disturbance signal, The appropriate low pass filter settings are required.

제3도에 도시된 본 발명에 따른 저역여파기의 특징은 저항값(27,29,31)과 캐패시터값(26,28, 30,32)를 변화만 시키면 제4도와 같이 고정 컷 오프(-3dB)에서 노이즈 대역폭을 변화시킬 수 있고록 타임 또한 변화 가능하다.The characteristics of the low-pass filter according to the present invention shown in FIG. 3 are fixed cutoff (-3dB) as shown in FIG. 4 only by changing the resistance values 27, 29, 31 and the capacitor values 26, 28, 30, 32. ), The noise bandwidth can be changed, and the lock time can also be changed.

예를들면 제3도에서 캐패시터(26)(30)의 용량값을 높게 하고, 저항(27)의 저항값을 고정으로 하고(값을 변화시켜도 컷 오프의 특성은 변화하지 않음) 저항(29)(31)의 저항값을 낮게 하고, 캐패시터(28)(32)의 용량값을 낮게 설정해서 나타낸 특성이 제4도의 A곡선이다.For example, in FIG. 3, the capacitance values of the capacitors 26 and 30 are increased, the resistance value of the resistor 27 is fixed (the characteristics of the cut-off do not change even if the value is changed), and the resistance 29 The characteristic shown by setting the resistance value of (31) low and setting the capacitance values of the capacitors 28 and 32 low is the curve A of FIG.

이와같이 임의대로 값을 변화시킨다면 제4도의 B,C 특성곡선을 얻을 수 있다.By changing the values arbitrarily in this way, the B and C characteristic curves of FIG. 4 can be obtained.

즉 제4도에서 알 수 있는 바와같이 본 발명에 따른 제3도의 저역여파기는 차단주파수 f_C가 일정하게 되기 때문에 곡선 A,B,C의 시간변화(주파수의 역수의 변화)에 따른 양호한 노이즈 밴드를 찾을 수 있게되고 또한 그에따른 록 타임의 개선도 기할 수 있게된다. 다시 말해 록타임을 줄여 일정히 유지할 수 있는 범위에서 사이드맨드 노이즈 특성이 양호한 밴드를 설정할 수 있게 된다.That is, as shown in Fig. 4, the low-pass filter of Fig. 3 according to the present invention has a good noise band due to the time variation (change of the reciprocal of the frequency) of curves A, B, and C because the cutoff frequency f _C is constant. It will be possible to find and improve the lock time accordingly. In other words, it is possible to set a band having good side-mand noise characteristics within a range that can be kept constant by reducing lock time.

상술한 바와같이 본 발명에 의하면 제3도와 같은 저역여파기를 구성하면 값의 변화에 따라서 록타임(LOCK TIME)을 짧게 하고 분주비의 값에 따라 저역여파기의 주파수 특성을 양호하게 얻을 수 있고, 외부 방해신호에 대한 안정성이 좁아지므로 외부로 부터의 진동 및 잡음의 영향을 받지 않게 설계할 수 있는 이점이 있다.As described above, according to the present invention, if the low-pass filter shown in FIG. 3 is configured, the lock time is shortened according to the change of the value, and the frequency characteristics of the low-pass filter can be obtained satisfactorily according to the value of the division ratio. Since the stability of the interference signal is narrowed, there is an advantage that can be designed so as not to be affected by vibration and noise from the outside.

Claims

A voltage controlled oscillator circuit 14 for outputting a predetermined oscillation frequency according to the comparison error voltage, a reference signal generator 24 for generating a reference frequency, a divider 23 for dividing the reference frequency to a predetermined value, and A phase comparator configured to compare the phases of the voltage controlled oscillation circuit 14 by dividing the output signal of the voltage-controlled oscillation circuit 14 by N times with an output of the frequency division circuit 200 and an output of the frequency divider 23; 17), a charge pump circuit 16 which outputs the output of the phase comparator 17 as an analog signal, and the lock signal at the same time removing the noise component or the high frequency component to stabilize the loop. In the phase-locked loop circuit 200 having a low-pass filter 15 for determining and outputting the comparison error voltage to the voltage controlled oscillator circuit 14, the low-pass filter 15 is a resistor for stabilizing the frequency of the loop. 27) and the serial connection of the capacitor 28 A resistor connected to the input terminal 25 in parallel with the transient characteristic improving capacitor 26 and connected to the input terminal 25 for determining the cutoff frequency and eliminating disturbance signals from the outside and improving sideband noise ( Filter (29) and a resistor (31) connected in series with the resistor (29), a capacitor (37) connected to the resistance connection point and grounded, and a capacitor (32) connected to the output terminal (33).