KR890001943B1 - Index bust integration circuit in magnetic device - Google Patents

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허신구
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    • G—PHYSICS
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    • G11B21/10—Track finding or aligning by moving the head ; Provisions for maintaining alignment of the head relative to the track during transducing operation, i.e. track following

Abstract

The integrator detects the head location in the magnetic memory device using index burst signal from detecting terminals (A) and (B). In index burst signal detecting mode, if output signal (Vo) drops to low level when high level signal applies through (I), then the head is judged to be in center of the track. Otherwise, output signal maintains high level; the integrator decides that the head is not in center of the track.

Description

자기 메모리장치의 인덱스 버스트 적분기Index Burst Integrator in Magnetic Memory Devices

제1도는 본 발명 인덱스 버스트(Inedx burst)적분기의 상세 회로도.1 is a detailed circuit diagram of an Inedx burst integrator of the present invention.

제2도는 제1도의 각 부 출력 파형도.2 is a diagram of each sub-output waveform of FIG.

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

I : 제어신호 입력단자 A, B : 인덱스 버스트 신호 검출단자I: Control signal input terminal A, B: Index burst signal detection terminal

R1-R9: 저항 Q1-Q5: 트랜지스터R 1 -R 9 : Resistor Q 1 -Q 5 : Transistor

C1-C3: 콘덴서C 1 -C 3 : Capacitor

본 발명은 하드 디스크 드라이버(Hard disk drever)등과 같은 자기 메모리장치에서 헤드로부터 읽어들인 인덱스 버스트(Inedx burst)신호로 헤드의 위치를 찾을 수 있게한 자기 메모리 장치의 인덱스 버스트 적분기에 관한 것이다.The present invention relates to an index burst integrator of a magnetic memory device capable of finding the position of the head by an Inedx burst signal read from the head in a magnetic memory device such as a hard disk drever.

일반적으로 자기 메모리장치에 있어서는 헤드가 트랙의 중앙에 위하하여야 잡음신호가 없는 재생신호를 얻을 수 있게 되므로, 헤드위치를 찾아 그 헤드가 트랙의 중앙에 위치하게 제어하였다. 그러나 종래의 헤드위치를 찾는 장치는 그의 구조가 대단히 복잡하여 소형화할 수 없게 되고, 제품의 신뢰성이 저하되며, 또한 제품의 원가가 상승되는 결점이 있었다.In general, in the magnetic memory device, the head must be positioned at the center of the track to obtain a reproduction signal without noise signal. Therefore, the head position is found and the head is positioned at the center of the track. However, the conventional apparatus for finding the head position has a drawback in that its structure is so complicated that it cannot be miniaturized, the reliability of the product is lowered, and the cost of the product is increased.

본 발명은 이러한 점을 감안하여, 트랙 중앙을 기점으로 대칭되게 양측에 동일하게 기록된 인덱스 버스트 신호를 검출한 후 그 검출신호를 이용하여 헤드의 위치를 정확히 찾을수 있는 간단한 회로를 창안한 것으로, 이를 첨부된 도면에 의하여 상세히 설명하면 다음과 같다.In view of the above, the present invention has devised a simple circuit which detects the index burst signal recorded on both sides symmetrically from the track center and uses the detection signal to accurately locate the head. When described in detail with the accompanying drawings as follows.

제1도는 본 발명의 인덱스 버스트 적분기 상세 회로도로서 이에 도시한 바와같이, 제어신호 입력단자(I)를 저항(R1)을 통해 트랜지스터(Q1)의 베이스에 접속한 후 그의 콜렉터를 저항(R3) 및 콘덴서(C1), 트랜지스터(Q2), (Q3)의 콜렉터, 트랜지스터(Q5)의 베이스에 접속된 저항(R4)에 공통 접속하여 트랜지스터(Q5)의 에미터를 저항(R5)및 출력단자(VO)에 접속하고, 인덱스 버스트 신호 거출단자(A), (B)를 콘덴서(C2), (C3)를 각각 통해 상기 트랜지스터(Q2), (Q3)의 베이스에 각각 접속한 후 그 접속점을 저항(R7), (R8)을 각각 통해 트랜지스터(Q4)의 콜렉터 및 베이스, 저항(R9)에 공통 접속하여 구성한 것으로, 상기에서 저항(R3)의 값든 저항(R6)의 값보다 훨씬 크게 설정되어 있고, 도면중 미설명부호 B+는 전원단자이다.FIG. 1 is a detailed circuit diagram of an index burst integrator of the present invention. As shown therein, the control signal input terminal I is connected to the base of the transistor Q 1 through the resistor R 1 and then the collector thereof is connected to the resistor R. As shown in FIG. 3 ) and the emitter of the transistor Q 5 by common connection to the capacitor C 1 , the transistors of the transistors Q 2 and Q 3 , and the resistor R 4 connected to the base of the transistor Q 5 . resistance (R 5) and an output terminal connected to (V O), and the index burst signal geochul terminal (a), (B) a capacitor (C 2), the transistor (Q 2) through (C 3), respectively, ( Q 3 ) is connected to the base of each of the connection point and the connection point is configured by common connection to the collector, the base of the transistor (Q 4 ), and the resistor (R 9 ) through the resistor (R 7 ), (R 8 ), respectively, The value of the resistor R 3 is set much larger than the value of the resistor R 6 , and reference numeral B + in the drawing denotes a power supply terminal.

이와같이 구성된 본 발명의 작용효과를 상세히 설명하면 다음과 같다.If described in detail the effects of the present invention configured as described above.

전원(B+)이 인가된 상태에서 제어신호 입력단자(I)에 제2(b)도에 도시한 바와같이 제어신호가 인가되면, 그 제어신호가 고전위 상태에서는 트랜지스터(Q1)가 오프되므로 전원(B+)은 콘덴서(C1)에 충전될 수 있게되고, 그 제어신호가 저전위 상태에서는 트랜지스터(Q1)가 온되므로 콘덴서(C1)의 충전전압(VC1)이 트랜지스터(Q1)를 통해 방전할 수 있게 된다. 또한 상기 전원(B+)은 저항(R9)을 통해 트랜지스터(Q5)를 온 시키므로 그 트랜지스터(Q5)의 콜렉터-베이스간 전압은 저항(R7), (R8)을 각기 통해 트랜지스터(Q2), (Q3)의 베이스에 인가된다.When the control signal is applied to the control signal input terminal I in the state where the power supply B + is applied as shown in FIG. 2 (b), the transistor Q 1 is turned off when the control signal is in the high potential state. Therefore, the power source B + can be charged in the capacitor C 1 , and when the control signal is at a low potential, the transistor Q 1 is turned on, so that the charging voltage V C1 of the capacitor C 1 becomes the transistor ( Q 1 ) can be discharged. In addition, since the power supply B + turns on the transistor Q 5 through the resistor R 9 , the collector-base voltage of the transistor Q 5 is the transistor through the resistors R 7 and R 8 , respectively. It is applied to the bases of (Q 2 ) and (Q 3 ).

따라서, 인덱스 버스트 신호 출력단자(A), (B)에서 인덱스 버스트 신호가 약하게 검출된 후 콘덴서 (C2), (C3)를 통하여 트랜지스터(Q2), (Q3)의 베이스에 인가되어도 그 트랜지스터(Q2), (Q3)는 온된다. 즉, 인덱스 버스트 신호 출력단자(A) 또는 (B)에서 제2(a)도에 도시한 바와같이 고전위 상태의 인덱스 버스트 신호가 검출되면 트랜지스터(Q2) 또는 (Q3)가 온되어 그이 콜렉터 전류가 흐르게 된다. 따라서, 상기와 같이 고전위 상태의 인덱스 버스트 신호가 검출되어 트랜지스터(Q2) 또는 트랜지스터(Q3)가 온된 상태에서 제어신호 입력단자(I)에 제2(b)도에 도시한 바와같이 고전위 상태의 제어신호가 입력되어 트랜지스터(Q1)가 오프되면, 전원(B+)은 콘덴서(C1)를 통하여 트랜지스터(Q2) 또는 트랜지스터(Q3)로 흐르게 되면서 그 콘덴서(C1)의 충전전압(VC1)은 제2(c)도에 도시한 바와같이 상승된다.Therefore, even after the index burst signal is weakly detected at the index burst signal output terminals A and B, it is applied to the bases of the transistors Q 2 and Q 3 through the capacitors C 2 and C 3 . The transistors Q 2 and Q 3 are turned on. That is, when the index burst signal of the high potential state is detected in the index burst signal output terminals A or B as shown in FIG. 2 (a), the transistor Q 2 or Q 3 is turned on, Collector current flows. Therefore, as shown in FIG. 2 (b), the control signal input terminal I is high when the index burst signal in the high potential state is detected as described above and the transistor Q 2 or the transistor Q 3 is turned on. When the control signal in the above state is input and the transistor Q 1 is turned off, the power source B + flows through the capacitor C 1 to the transistor Q 2 or the transistor Q 3 , and the capacitor C 1 The charging voltage V C1 of is raised as shown in FIG. 2 (c).

이때 콘덴서(C1)의 충전전압(VC1)은 상기와 같이 저항(R3)의 값이 저항(R5)의 값보다 높게 설정되어 있으므로 비교적 높은 전압이 되고, 또한 그 콘덴서(C1)의 충전전압(VC1)크기는 상기와 같이 트랜지스터(Q2), (Q3)를 온시키는 인덱스 버스트 신호 검출단자(A), (B)의 검출신호의 크기에 비례한다. 이와같이 콘덴서(C1)의 충전전압(VC1)이 상승되면, 그에 반비례하여 트랜지스터(Q2), (Q3)의 콜렉터측에 인가되는 전압(VA)이 제2(d)도에 도시한 바와같이 하강되므로 트랜지스터(Q4)의 베이스에 인가되는 바이아스 전압도 하강되고, 이에따라 그의 에미터측인 출력단자(VO)의 출력전압도 하강된다.At this time to be a relatively high voltage terminal voltage (V C1), so the value of the resistance (R 3) as described above is set to be higher than the value of the resistor (R 5) of the capacitor (C 1), also the capacitor (C 1) The charging voltage (V C1 ) of is proportional to the magnitude of the detection signal of the index burst signal detection terminals (A) and (B) which turn on the transistors Q 2 and Q 3 as described above. When the charging voltage V C1 of the capacitor C 1 rises in this manner, the voltage V A applied to the collector side of the transistors Q 2 and Q 3 is inversely proportional to that shown in FIG. 2 (d). As a result, the bias voltage applied to the base of the transistor Q 4 is also lowered, and accordingly the output voltage of the output terminal V O on the emitter side thereof is also lowered.

또한, 상기와 같이 고전위의 인덱스 버스트 신호가 검출되어 트랜지스터(Q2) 또는 트랜지스터(Q3)가 온된상태에서 제어신호 입력단자(I)에 제 2(b)도에 도시한 바와같이 저전위 상태의 제어신호가 입력되어 트랜지스터(Q1)가 온되면, 콘덴서(C1)의 충전전압(VC1)은 그 트랜지스터(Q1), (Q2, Q3)를 통해 방전되어 제2(c)도에 도시한 바와같이 하강되고, 이때 트랜지스터(Q2), (Q3)의 콜렉터에 인가되는 전압(VA)은 제2(d)도에 도시한 바와같이 곧바로 고전위 상태를 유지하게 된다.In addition, as shown in FIG. 2 (b) of the control signal input terminal I in the state where the transistor Q 2 or the transistor Q 3 is turned on because a high potential index burst signal is detected as described above. When the control signal of the state is input and the transistor Q 1 is turned on, the charging voltage V C1 of the capacitor C 1 is discharged through the transistors Q 1 , Q 2 , Q 3 and the second ( As shown in c), the voltage drops to the collectors of the transistors Q 2 and Q 3 , and the voltage V A is immediately maintained in the high potential state as shown in FIG. Done.

그러나, 인덱스 버스트 신호 건출단자(A), (B)에서 인덱스 버스트 신호가 검출되지 않아 트랜지스터(Q2), (Q3)가 오프된 상태에서는 제어신호 입력단자(I)에 고전위의 제어신호가 인가되어 트랜지스터(Q1)가 오프되어도 콘덴서(C1)을 통하는 전류의 흐름이 없게 되어 그 콘덴서(C1)의 충전전압(VC1)은 제2(c)도에 도시한 바와같이 계속 저전위 상태를 유지하게 되고, 이에따라 트랜지스터(Q2), (Q3)의 콜렉터에 인가되는 전압(VA)은 계속 고전위 상태를 유지하게 된다. 즉, 인덱스 버스트 신호 검출단자(A), (B)에서 인덱스 버스트 신호가 검출되지 않아 트랜지스터(Q2), (Q3)가 오프된 상태에서는 제어신호 입력단자(I)에 인가되는 제어신호에 상관없이 콘덴서(C1)의 충전전압(VC1)은 계속 저전위 상태를 유지하게 되고, 트랜지스터(Q2), (Q3)의 콜렉터에 인가되는 전압(VA)은 계속 고전위 상태를 유지하게 되어, 트랜지스터(Q5)의 에미터인 출력단자(VO)에는 계속 고전위 신호가 출력된다.However, when the index burst signal is not detected at the index burst signal dry terminal (A) or (B) and the transistors (Q 2 ) and (Q 3 ) are turned off, the control signal input terminal (I) has a high potential. is applied to the transistor (Q 1) is turned off even if is not the flow of current through the capacitor (c 1) the capacitor charging voltage (V C1) of (c 1) is continued, as shown in claim 2 (c) Fig. The low potential state is maintained, and accordingly, the voltage V A applied to the collectors of the transistors Q 2 and Q 3 remains in the high potential state. That is, when the index burst signals are not detected at the index burst signal detection terminals A and B and the transistors Q 2 and Q 3 are turned off, the control signals applied to the control signal input terminal I are turned off. Regardless, the charging voltage (V C1 ) of the capacitor (C 1 ) continues to maintain a low potential state, and the voltage (V A ) applied to the collectors of transistors (Q 2 ) and (Q 3 ) continues to maintain a high potential state. The high potential signal is continuously output to the output terminal V O which is the emitter of the transistor Q 5 .

이상에서와 같이 본 발명은 인덱스 버스트 신호가 검출되는 상태에서 고전위의 제어신호가 인가되는 경우에만 그 인덱스 버스트 검출신호에 비례하여 출력신호가 저전위로 하강된다. 따라서 고전위의 제어신호가 인가될 때 그의 출력신호가 저전위로 떨어질 경우에는 헤드가 트랙 중앙에 있는 것으로 판별하고, 고전위의 제어신호가 인가되어도 그의 출력신호가 저전위로 떨어지지 않고 고전위를 유지한 상태에서는 헤드가 트랙 중앙에서 어긋난 것으로 판별하면 되므로, 헤드이 위치를 정확히 찾을 수 있는 이점이 있게 된다.As described above, the present invention lowers the output signal to a low potential in proportion to the index burst detection signal only when a high potential control signal is applied while the index burst signal is detected. Therefore, when the output signal falls to the low potential when the high potential control signal is applied, it is determined that the head is in the center of the track, and even when the high potential control signal is applied, the output signal does not fall to the low potential and maintains the high potential. In this state, it is necessary to determine that the head is displaced from the center of the track, so that the head can accurately find the position.

Claims (1)

제어신호 입력단자(I)를 저항(R1)을 통해 트랜지스터(Q1)의 베이스에 접속한 후 그의 콜렉터를 저항(R3) 및 콘덴서(C1), 트랜지스터(Q2), (Q3)의 콜렉터, 트랜지스터(Q5)의 베이스에 접속된 저항(R4)에 공통 접속하고, 인덱스 버스트 신호 검출단자(A), (B)를 콘덴서(C2), (C3)를 각각 통해 상기 트랜지스터(Q2), (Q3)의 베이스에 각각 접속한 후 그 접속점을 저항(R7),(R8)을 각기 통해 트랜지스터(Q4)의 베이스 및 콜렉터, 저항(R9)에 공통 접속하여 구성함을 특징으로 하는 자기 메모리 장치의 인덱스 버스트 적분기.The control signal input terminal I is connected to the base of the transistor Q 1 through the resistor R 1 , and then its collector is connected to the resistor R 3 , the capacitor C 1 , the transistor Q 2 , and Q 3. ) Is connected in common to the resistor (R 4 ) connected to the collector of the transistor (Q 5 ), and the index burst signal detection terminals (A) and (B) are connected through the capacitors (C 2 ) and (C 3 ), respectively. After connecting to the base of the transistors (Q 2 ), (Q 3 ), respectively, the connection point is connected to the base (Q 4 ), the collector, and the resistor (R 9 ) through the resistors (R 7 ), (R 8 ), respectively. An index burst integrator of a magnetic memory device characterized by being connected in common.
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