본 발명은 컴퓨터에 보조기억 장치로 사용되는 플로피 디스크 드라이버에 있어서 표준(standard) 컴퓨터의 플로피 디스크 드라이버 동작 신호로써 소형 퍼스널 컴퓨터인 애플 컴퓨터용 플로피 디스크 드라이버를 구동 또는 시험 가능하게한 플로피 디스크 드라이버의 구동용 인터페이스 회로에 관한 것이다. 표준형 컴퓨터에 있어서는 플로피 디스크 드라이버의 스텝모우터에 방향신호와 스텝신호를 함께 인가하여 스텝모우터를 제어하게 되어 있으나, 애플형 컴퓨터에 있어서는, 스텝신호만 인가하여 그 스텝신호의 입력순서에 따라 스텝모우터가 정방향 또는 역방향으로 회전되게 되어있고, 또한 표준형 컴퓨터에서는 영트랙 검출신호 및 인덱스홀 검출신호가 필요하게 되나 애플형 컴퓨터에서는 그러한 검출신호가 필요없게 되며, 또한 표준형 컴퓨터에서는 기록데이타의 유무를 펄스의 유무로서 감지하도록 제어하지만 애플형 컴퓨터에서는 펄스신호가 반전될 때마다 기록데이터가 있음을 감지할 수 있게 제어하는 등 양자의 제어 방식에 따른 회로구성이 서로 상이하였다. 따라서, 종래에 플로피 디스크 드라이버의 구동상태를 시험하기 위하여는 각 플로피 디스크 드라이버의 종류에 따라 고가의 시험장치가 별도로 필요하게 되는 결점이 있다. 본 발명은 이러한 점을 감안하여, 표준형 플로피 디스크 드라이버의 시험장치에 연결하여 애플형 플로피 디스크 드라이버의 구동상태를 시험할 수 있는 간단한 구조의 인터페이스 회로를 창안할 것으로, 이를 첨부된 도면에 의하여 보다 상세히 설명하면 다음과 같다.The present invention is a floppy disk driver used as an auxiliary storage device for a computer, and as a floppy disk driver operation signal of a standard computer, a floppy disk driver for driving or testing a floppy disk driver for an Apple computer, which is a small personal computer, can be driven. It relates to an interface circuit. In a standard computer, the step motor is controlled by applying the direction signal and the step signal to the step motor of the floppy disk driver. However, in the Apple computer, only the step signal is applied and the step signal is input in accordance with the input order of the step signal. The motor is rotated in the forward or reverse direction. Also, the standard computer requires the zero track detection signal and the index hole detection signal, but the Apple computer does not need the detection signal, and the standard computer does not need the recording data. Although the control is performed to detect the presence or absence of a pulse, the apple-type computer differs from each other in the circuit configuration according to the control method such as controlling the detection of the recording data whenever the pulse signal is inverted. Therefore, in order to test the driving state of the floppy disk driver in the related art, an expensive test apparatus is separately required according to the type of each floppy disk driver. In view of the above, the present invention will create an interface circuit having a simple structure that can be connected to the test apparatus of the standard floppy disk driver and test the driving state of the Apple type floppy disk driver. The explanation is as follows.
첨부된 도면에 도시한 바와 같이, 표준형 플로피 디스크 드라이버 시험장치(이하, 표준형 FDD 시험장치라 칭함)(1)의 기록데이타 출력단자( 1)를 플립플롭(3)의 입력단자(T)에 접속하여 그의 출력단자(Q)를 버퍼(B1)을 통하여 애플형 플로피 디스크 드라이버(이하, 애플형 FDD라 칭함)(2)의 기록데이타 입력단자( 2)에 접속하고, 표준형 시험장치(1)의 기록 게이트 신호 출력단자( 1)를 버퍼(B2)를 통하여 애플형 FDD(2)의 기록 게이트 신호입력단자( 2)에 접속하며, 표준형 FDD 시험장치(1)의 스텝신호 출려단자()와 방향신호 출력단자()를 버퍼(B3), (B4)를 각각 통하여 스텝신호 제어용 집적소자(4)의 스텝신호 입력단자(STIN), 및 방향신호 입력단자(DIRIN)에 접속하여 그의 출력단자(Q1)(Q2)(Q3)(Q4)를 듀얼리트리거러블 단안정 멀티바이브레이터(5), (6) 및 듀얼타이머(7), (8)를 통하여 애플형 FDD(2)의 스텝신호 입력단자(Y1)(Y2)(Y3)(Y4)에 접속한다.As shown in the accompanying drawings, the recording data output terminal of the standard floppy disk driver test apparatus (hereinafter referred to as a standard FDD test apparatus) 1 ( 1 ) is connected to the input terminal T of the flip-flop 3, and the output terminal Q thereof is recorded through the buffer B 1 of the Apple type floppy disk driver (hereinafter referred to as Apple type FDD) 2 Data input terminal 2 ), and the write gate signal output terminal of the standard test apparatus 1 1) the writing-in gate signal input terminal of the apple type FDD (2) through a buffer (B 2) ( 2 ) and the step signal output terminal of the standard FDD test apparatus 1 ) And direction signal output terminal ( ) Is connected to the step signal input terminal STIN and the direction signal input terminal DIRIN of the step signal control integrated device 4 through the buffers B 3 and B 4 , respectively, and its output terminal Q 1 . (Q 2 ) (Q 3 ) (Q 4 ) inputs the step signal of Apple FDD (2) through dual retriggerable monostable multivibrator (5), (6) and dual timers (7), (8) Connect to terminals (Y 1 ) (Y 2 ) (Y 3 ) (Y 4 ).
또한 상기 버퍼(B3)의 출력단자는 인버터(I1)를 통하고 버퍼(B4)의 출력단자는 직접 플립플톱(9)의 입력단자(T), (D)에 각각 접속하여 그의 출력단자()를 로오드단자(), ()가 초기 리세트부(10)의 출력측에 접속된 카운터(11), (12)의 업/다운 입력단자(U/), (U/)에 접속하며, 또한 상기 버퍼(B3)의 출력단자를 카운터(11)의 입력단자(T)에 접속하여 그의 캐리신호 출력단자(CA)를 카운터(12)의 입력단자(T)에 접속하고, 그 카운터(11), (12)의 출력단자(QA-QD), (QA-QB)를 세븐세그멘트 액정표시장치(15,16)에 접속된 세븐세그멘트 구동용 집적소자(13), (14)의 입력단자(DA-DD), (DA-DB)에 접속한다. 또한 상기 카운터(11), (12)의 출력단자 (QA-QD), (QA-QB)를 오아게이트(OR1)의 입력단자에 접속하여 그의 출력단자를 버퍼(B5)를 통하여는 발광다이오드(LED1)에 접속하고 인버터(I3), (I4)를 통하여는 표준형 FDD 시험장치(1)의 영트랙 검출신호 입력단자( 0)에 접속하며, 상기 인버터(I3)의 출력단자를 카운터(12)의 인에이블단자(), ()에 공통 접속함과 아울러 그 인버터(I3)의 출력단자와 상기 버퍼(B4)의 출력단자를 낸드게이트(NAND1)의 입력단자에 접속하여 그의 출력단자를 스텝신호 제어용 집적소자(4)의 인에이블단자(EN)에 접속한다.In addition, the output terminal of the buffer B 3 is connected to the input terminals T and D of the flip-flop 9 through the inverter I 1 and the output terminal of the buffer B 4 is directly connected to its output terminal ( ) To the ROD terminal ( ), ( Up / down input terminals (U /) of the counters 11 and 12 connected to the output side of the initial reset unit 10. ), (U / ), And the output terminal CA of the buffer B 3 to the input terminal T of the counter 11, and the carry signal output terminal CA thereof to the input terminal T of the counter 12. And a seven segment driving integrated element connected to the seven segment liquid crystal display devices 15 and 16 by output terminals Q A to Q D and Q A to Q B of the counters 11 and 12, respectively. 13), (D A -D D ) and (D A -D B ). In addition, the output terminals (Q A -Q D ) and (Q A -Q B ) of the counters 11 and 12 are connected to the input terminals of the OR gate OR 1 , and the output terminals thereof are buffered B 5 . Is connected to the light emitting diode (LED 1 ) through the inverter (I 3 ), (I 4 ) through the zero track detection signal input terminal of the standard FDD test apparatus (1) 0 ), and the output terminal of the inverter I 3 is the enable terminal of the counter 12 ( ), ( ) And the output terminal of the inverter I 3 and the output terminal of the buffer B 4 are connected to the input terminal of the NAND gate NAND 1 so that the output terminal thereof is integrated with the step signal control integrated device 4. Is connected to the enable terminal (EN).
또한 인덱스 홀 검출소자(PC1) 및 저항(R3-R6), 트랜지스터(TR1), 콘덴서(C2), 인버터(I5)로 구성된 인덱스 홀 검출부(17)의 출력측을 인버터(I6)를 통하여 표준형 FDD 시험장치(1)의 인덱스 검출신호 입력단자()에 접속하고, 애플형 FDD(2)의 재생데이타 출력단자( 2)와 기록 프로텍트 검출신호 출력단자( 2)를 인버터(I7), (I8)를 각각 통하여 표준형 FDD 시험장치(1)의 재생데이타 입력단자( 1) 및 기록 프로덱트 검출신호 입력단자( 1)에 각각 접속하여 구성한다. 이와 같이 구성된 본 발명의 작용효과를 상세히설명하면 다음과 같다. 전원(B1 +)이 인가된 상태에서 표준형 FDD 시험장치 (1)의 기록데이타 출력단자( 1)에 기록데이타가 출력되면, 그 기록데이타는 플립플롭(3)의 입력단자(T)에 인가된다. 여기서, 플립플롭(3)의 출력단자()는 그의 입력단자(D)에 접속되어 있으므로 그의 입력단자(T)에 기록데이타의 펄스신호가 두번 인가될 때마다 그의 출력단자(Q)에는 1개의 고전위 신호가 출력되고, 이 고전위 신호는 버퍼(B1)를 통하여 애플형 FDD (2)의 기록데이타 입력단자( 2)에 인가되므로 애플형 FDD (2)는 그 신호를 감지하여 기록하게 된다. 또한 표준형 FDD 시험장치 (1)의 기록게이트 신호 출력단자( 1)에서 출력된 기록게이트 신호는 버퍼(B2)를 통하여 애플형 FDD (2)의 기록게이트 신호 입력단자( 2)에 인가되므로 애플형 FDD (2)는 기록인에이블 상태로 된다.In addition, the output side of the index hole detection unit 17 including the index hole detection element PC 1 and the resistors R 3 -R 6 , the transistors TR 1 , the capacitor C 2 , and the inverter I 5 is connected to the inverter I. 6 ) Index detection signal input terminal of the standard FDD test apparatus 1 through ), And playback data output terminal of Apple FDD (2) 2 ) and the recording protection detection signal output terminal ( 2 ) through the inverters (I 7 ) and (I 8 ), respectively, the regenerated data input terminal of the standard FDD test apparatus 1 ( 1 ) and record code detection signal input terminal ( It is connected to 1 ) and configured. Referring to the effects of the present invention configured as described in detail as follows. Record data output terminal of standard FDD tester (1) with power (B 1 + ) When recording data is output to 1 ), the recording data is applied to the input terminal T of the flip-flop 3. Here, the output terminal of the flip-flop 3 ( Is connected to its input terminal (D), so that whenever a pulse signal of recording data is applied to its input terminal (T) twice, one high potential signal is output to its output terminal (Q). The write data input terminal of the Apple FDD (2) through the buffer (B 1 ) 2 ), the Apple FDD 2 detects and records the signal. Also, the recording gate signal output terminal of the standard FDD test apparatus 1 The recording gate signal output from 1 ) is the recording gate signal input terminal of the Apple FDD 2 through the buffer B 2 . 2 ), the Apple FDD 2 is in the write enable state.
또한, 표준형 FDD 시험장치 (1)의 스텝신호 출력단자() 및 방향신호 출력단자()에 스텝신호 및 방향신호가 각각 출력되면 그 스텝신호 및 방향신호는 버퍼(B3), (B4)를 통하여 스텝신호 제어용 집적소자(4)의 스텝신호 입력단자(STIN) 및 방향신호 입력단자(DIRIN)에 각각 인가된다. 이때 버퍼(B4)를 통한 방향신호가 디스크의 39트랙방향을 향하는 정방향 신호인 저전위 상태이면 그 전위 신호가 낸드게이트(NAND1)의 일측 입력단자에 인가되므로 그의 출력단자에는 그의 일측 입력단자에 인가되는 신호에 관계없이 고전위 신호가 출력되어 스텝신호 제어용 집적소자(4)의 스텝인에이블단자(EN)에 인가되고 이에 따라 스텝신호 제어용 집적소자(4)는 인에이블 상태로 되며, 이때 상기와 같이 스텝신호 제어용 집적소자(4)의 방향신호 입력단자(DIRIN)에는 정방향 신호인 저전위 신호가 인가되고 있으므로 그의 스텝신호 입력단자(STIN)에 스텝신호인 펄스신호가 인가될때마다 그의 출력단자(Q1-Q4)에는 Q1→Q2→Q3→Q4순서로 펄스신호가 출력된다. 이와 같은 순서로 출력된 스텝펄스 신호는 듀얼리트 리거러블 단안정 멀티바이브레이터(5), (6)에서 일정 주기를 갖게 제어된 후 듀얼 타이머(7), (8)에서 일정폭을 갖게 제어되어 애플형 FDD(2)의 스텝신호 입력단자(Y1-Y4)에 Y1→Y2→Y3→Y4순서로 인가되므로 애플형 FDD (2)의 스텝모우터는 스텝신호만큼 정회전된다.In addition, the step signal output terminal of the standard FDD test apparatus 1 ) And direction signal output terminal ( When the step signal and the direction signal are respectively output to the step signal and the direction signal, the step signal input terminal STIN and the direction signal input of the step signal control integrated device 4 are inputted through the buffers B 3 and B 4 . It is applied to the terminal DIRIN, respectively. At this time, if the direction signal through the buffer B 4 is a low potential state that is a forward signal in the 39 track direction of the disk, the potential signal is applied to one input terminal of the NAND gate NAND 1 , so that its one input terminal is connected to its output terminal. Irrespective of the signal applied to the high potential signal is output to the step enable terminal (EN) of the step signal control integrated device (4), thereby the step signal control integrated device (4) is enabled, As described above, since the low potential signal, which is a forward signal, is applied to the direction signal input terminal DIRIN of the step signal control integrated device 4, its output is applied whenever a pulse signal, which is a step signal, is applied to the step signal input terminal STIN thereof. The pulse signals are output to the terminals Q 1 -Q 4 in the order Q 1 → Q 2 → Q 3 → Q 4 . The step pulse signal outputted in this order is controlled to have a certain period in the dual-lit riggerable monostable multivibrator (5) and (6), and then controlled to have a certain width in the dual timer (7) and (8). Since the step signal input terminals Y 1 -Y 4 of the type FDD 2 are applied in the order of Y 1 → Y 2 → Y 3 → Y 4 , the step motor of the Apple type FDD 2 is rotated forward by the step signal.
또한, 이때 상기에서와 같이 버퍼(B4)를 통한 저전위 신호는 플립플롭(9)의 입력단자(D)에 인가되고 있으므로 버퍼(B3)를 통한 스텝펄스 신호가 인버터(I1)를 통하여 그의 입력단자(T)에 인가될 때 그의 출력단자()에는 고전위 신호가 출력되어 그 상태를유지하게 되고, 그 고정위 신호는 10진 카운터(11), (12)의 업/다운 입력단자(U/)에 인가된다. 그런데, 전원(B1 +)을 인가하는 초기 상태에서는 초기 리세트부(10)의 출력측인 인버터(I2)의 출력단자에는 고전위 신호가 출력되어 10진 카운터(11), (12)의 로오드 단자(), ()에 인가되므로 10진 카운터(11), (12)는 전원(B1 +)을 인가하는 초기 상태에서 클리어 되었다가, 초기 리세트부(10)의 콘덴서(C1)에 일정전압이상이 충전되어 그의 출력측인 인버터(I2)의 출력단자에 저전위 신호가 출력될때 비로소 카운터 가능 상태로 되어 그 상태를 유지하게 된다. 이와 같은 상태에서 상기에서와 같이 카운터(11), (12)의 업/다운 입력단자자(U/), (U/)에 고전위 신호가 인가되면 그들은 카운트 업 상태가 된다. 따라서 상기에서와 같이 버퍼(B3)를 통한 스텝펄스 신호가 카운터(11)의 입력단자(T)에 인가될때마다 그를 카운트하여 그의 출력단자(QA-QD)에 출력하므로, 그 카운트 출력신호는 세븐세그멘트 구동용 집적소자(13)를 통하여 1자리 표시용 세븐세그멘트 액정 표시장치(15)에 표시되며, 또한 카운터(11)가 10을 카운트 할때마다 그의 캐리신호 출력단자(CA)에 캐리 신호가 출력되어 카운터(12)는 그를 카운트하여 그의 출력단자(QA,QB)에 출력하고, 이 카운터(12)의 카운트 신호는 세븐세그멘트 구동용 집적소자(14)를 통하여 10자리 표시용 세븐세그멘트 액정표시장치(16)에 표시되어진다.In this case, as described above, since the low potential signal through the buffer B 4 is applied to the input terminal D of the flip-flop 9, the step pulse signal through the buffer B 3 is applied to the inverter I 1 . When applied to his input terminal T through his output terminal ( The high potential signal is output to maintain the state, and the fixed potential signal is the up / down input terminal (U /) of the decimal counters 11 and 12. Is applied. However, in the initial state in which the power source B 1 + is applied, a high potential signal is output to the output terminal of the inverter I 2, which is the output side of the initial reset unit 10, so that the decimal counters 11, 12 of Rod terminal ( ), ( Decimal counters 11 and 12 are cleared at the initial state of applying the power source B 1 + , and the capacitor C 1 of the initial reset unit 10 is charged with a predetermined voltage or more. When the low potential signal is outputted to the output terminal of the inverter I 2 on the output side thereof, it becomes a counter enabled state and maintains the state. In this state, the up / down input terminals (U / of the counters 11 and 12, as described above). ), (U / When a high potential signal is applied to them, they are counted up. Therefore, as described above, whenever the step pulse signal through the buffer B 3 is applied to the input terminal T of the counter 11, it is counted and outputted to its output terminals Q A -Q D. The signal is displayed on the seven-segment liquid crystal display device 15 for display through the seven-segment driving integrated element 13, and is also provided to its carry signal output terminal CA whenever the counter 11 counts ten. The carry signal is output and the counter 12 counts it and outputs it to its output terminals Q A and Q B , and the count signal of the counter 12 is displayed in ten digits through the seven segment driving integrated device 14. Is displayed on the seven segment liquid crystal display device 16.
또한 카운터(11), (12)의 출력신호는 오아게이트(OR1)의 입력단자에 인가되므로 그의 출력단자에는 고전위 신호가 출력되고, 이 고전위 신호는 버퍼(B5)통하여 영트랙 검출 표시용 발광다이오드(LED1)의 캐소드에 인가되므로 그는 소등상태를 유지하게 되고, 이와 동시에 상기 고전위 신호는 인버터(I3)에서 저전위 신호로 반전되어 낸드 게이트(N1)의 타측 입력단자에 인가되므로 그의 출력단자에는 그의 일측 입력단자에 인가되는 방향신호에 관계없이 고전위 신호가 출력되어 스텝신호 제어용 집적소자(4)를 인에이블상태로 유지시킨다. 이와 같은 상태에서 표준형 FDD 시험장치(1)의 방향신호 출력단자()에 영트랙 방향을 향하는 역방향 신호 즉 고전위 신호가 출력되면, 이 고전위 신호는 버퍼(B4)를 통하여 스텝신호 제어용 집적소자(4)의 방향신호 입력단자(DIRIN)에 인가되고, 또한 이때 상기에서와 같이 방향신호에 관계없이 낸드 게이트(NAND1)의 출력단자에 고전위 신호가 출력되어 스텝신호 제어용 집적소자(4)가 스텝인에이블 상태를 유지하고 있으므로 그의 스텝신호 입력단자(STIN)에 스텝신호인 펄스 신호가 인가될 때마다 그의 출력단자(Q1-Q4)에는 Q1→Q4→Q3→Q2순서로 펄스 신호가 출력되고, 이 펄스신호는 상기에서와 같이 듀얼리트리거러블 단안정 멀티바이브레이터(5),(6)에서 주기가 일정하게 되고 듀얼타이머(7), (8)에서 폭이 일정하게 된 후 애플형 FDD (2)의 스텝신호 입력단자(Y1-Y4)에 Y1→Y4→Y3→Y2순서로 인가되므로 애플형 FDD (2)의 스텝모우터는 역회전된다.In addition, since the output signals of the counters 11 and 12 are applied to the input terminal of the OR gate OR 1 , a high potential signal is output to the output terminal thereof, and this high potential signal is detected through the buffer B 5 . Since it is applied to the cathode of the display light emitting diode (LED 1 ), he is kept off, and at the same time, the high potential signal is inverted into a low potential signal at the inverter (I 3 ) and the other input terminal of the NAND gate (N 1 ). Since it is applied to the output terminal, a high potential signal is output to its output terminal regardless of the direction signal applied to its one input terminal, thereby maintaining the step signal control integrated device 4 in an enabled state. In this state, the direction signal output terminal of the standard FDD test apparatus 1 ( When a reverse signal, i.e., a high potential signal, is directed to the zero track direction, is applied to the direction signal input terminal DIRIN of the step signal control integrated device 4 through the buffer B 4 , in this case, regardless of the direction signal, as in the NAND gate are the signals the high potential to the output terminal of the (NAND 1) outputs a step signal for controlling the integrated element 4 has, so we maintain step enabled state his step signal input terminal (STIN Whenever a pulse signal, which is a step signal, is applied to the output terminal (Q 1 -Q 4 ), the pulse signal is output in the order of Q 1 → Q 4 → Q 3 → Q 2 . After the period becomes constant in the dual retriggerable monostable multivibrator (5) and (6) and the width is constant in the dual timers (7) and (8), the step signal input terminal (Y) of the Apple FDD (2) 1 -Y 4 ) Apple FDD as Y 1 → Y 4 → Y 3 → Y 2 The step motor of (2) is reversed.
또한, 이때 버퍼(B4)를 통한 고전위 신호는 플립플롭(9)에 입력단자(D)에 인가되므로 버퍼(B3)를 통한 스텝펄스 신호가 인버터(I1)을 통하여 그의 입력단자(T)에 인가될때 그의 출력단자()에는 저전위 신호가 출력되어 그 상태를 유지하게 되고, 이에 따라 카운터(11), (12)는 카운터 다운 상태가 되어 상기에서와 같이 카운트 업된 카운트 값을 스텝펄스 신호가 인가될 때마다 카운트 다운하여 출력하게 되고, 이 카운터(11), (12)의 카운트 출력신호는 상기에서와 같이 세븐세그멘트 구동용 집적소자(13), (14)를 통하여 세븐세그멘트 액정표시장치(15), (16)에 표시되어진다. 이와 같이 스텝신호를 카운터(11), (12)에서 카운트 다운하여 그의 출력신호가 없게되면 세븐세그멘트 액정표시장치(15), (16)에는 영이 표시되어짐과 동시에 오아게이트(OR1)의 출력단자에도 저전위 신호가 출력되고, 이 저전위 신호는 버퍼(B5)를 통하여 영트랙 검출 표시용 발광다이오드(LED1)의 캐소드에 인가되므로 그는 점등되어 영트랙이 검출되었음을 표시하게 된다.In addition, since the high potential signal through the buffer (B 4 ) is applied to the input terminal (D) to the flip-flop (9), the step pulse signal through the buffer (B 3 ) through its input terminal (I 1 ) When applied to T) its output terminal ( The low potential signal is outputted to and maintains its state. Accordingly, the counters 11 and 12 go into a counter down state, and count down the count value counted up as described above each time the step pulse signal is applied. The count output signals of the counters 11 and 12 are transferred through the seven segment driving integrated elements 13 and 14 as described above. Is displayed. When the step signal is counted down by the counters 11 and 12 and there is no output signal, the seven segment liquid crystal display devices 15 and 16 display zero and at the same time the output terminal of the OR gate OR 1 . The low potential signal is also outputted to the cathode of the zero track detection display light emitting diode LED 1 through the buffer B 5 so that it lights up to indicate that the zero track has been detected.
또한 오아게이트(OR1)에서 출력된 저전위 신호는 인버터(I3)에서 고전위 신호로 반전된 후 인버터(I4)에서 다시 저전위 신호로 반전되어 표준형 FDD 시험장치(1)의 영트랙 검출신호 입력단자( 0)에 인가되므로 표준형 FDD 시험장치 (1)는 영트랙이 검출되었음을 감지하게 되며, 또한 이때 인버터(I3)에서 출력된 고전위 신호는 카운터(12)의 인에이블단자(), ()에 인가되어 그를 디스에이블 상태로 만드므로 스텝펄스 신호가 계속 인가되어도 카운터(11). (12)의 카운트 다운 출력신호는 영상태를 유지하게 되고, 이와 동시에 인버터(I3)에서 출력된 고전위 신호는 낸트 게이트(NAND1)의 타측 입력단자에 인가되어 그의 출력단자에 저전위 신호가 출력되므로 스텝신호 제어용 집적소자(4)는 스텝디스에이블 상태로 되고, 이에따라 스텝신호 제어용 집적소자(4)는 그의 스텝신호 입력단자(STIN)에 스텝펄스 신호가 계속 인가되어도 그의 출력단자(Q1-Q4)에는 스텝신호가 더 이상 출력되지 않아 애플형 FDD (2)의 스텝신호 입력단자(Y1-Y4)에 더이상 역방향 스텝신호가 인가되지 않으므로 스텝모우터는 영트랙에서 정확히 역회전을 중지하게 제어를 받게된다. 이와 같은 상태에서 다시 표준형 FDD 시험장치 (1)의 방향신호 출력단자()에 정방향 신호인 저전위 신호가 출력되고, 스텝신호 출력단자()에 스텝신호가 출력되면 상기에서와 같이 다시 애플형 FDD (2)의 스텝신호 입력단자(Y1-Y4)에 정방향 스텝신호가 인가됨과 동시에 그 스텝신호가 카운트업되어 세븐세그멘트 액정표시장치(15), (16)에 표시되어진다.In addition, the low potential signal output from the OR gate (OR 1 ) is inverted to a high potential signal in the inverter (I 3 ) and then inverted back to a low potential signal in the inverter (I 4 ) to the zero track of the standard FDD test apparatus (1) Detection signal input terminal 0 ), the FDD test apparatus 1 detects that a zero track is detected, and at this time, the high potential signal output from the inverter I 3 is enabled by the enable terminal of the counter 12. ), ( ) And disables it, so the counter 11 continues to accept the step pulse signal. The countdown output signal of (12) maintains the image state, and at the same time, the high potential signal output from the inverter (I 3 ) is applied to the other input terminal of the NAND gate (NAND 1 ) and a low potential signal at its output terminal. Since the step signal control integrated device 4 is in a step disabled state, the step signal control integrated device 4 is therefore output terminal Q even if the step pulse signal is continuously applied to its step signal input terminal STIN. 1- Q 4 ) Since the step signal is no longer output, the reverse step signal is no longer applied to the step signal input terminal (Y 1- Y 4 ) of Apple FDD (2). Will be controlled to stop it. In this state, the direction signal output terminal of the standard FDD test apparatus 1 again ( The low potential signal, which is a forward signal, is output to the step signal output terminal (). When the step signal is output to the step signal input terminal (Y 1 to Y 4 ) of the Apple FDD (2), the forward step signal is applied again and the step signal is counted up, and the seven-segment liquid crystal display device is output as shown above. (15) and (16).
그리고, 디스크가 회전되어 그의 인덱스 홀이 인덱스홀 검출부(17)의 인덱스 홀 검출소자(PC1)를 지나갈때 그가 온되어 트랜지스터(TR1)를 온시키므로 그의 출력측인 인버터(I5)의 출력단자에는 고전위 신호가 출력된다. 이와같이 인덱스홀 검출부(17)에서 디스크의 인덱스홀을 검출할 때마다 그의 출력측에 고전위 신호가 출력되고, 이 고전위 신호는 인버터(I6)에서 저전위 신호로 반전되어 표준형 FDD 시험장치 (1)의 인덱스 검출신호 입력단자 ()에 인가된다. 또한, 애플형 FDD (2)의 재생데이타 출력단자( 2)에서 출력된 재생데이타는 인버터(I7)을 통하여 표준형 FDD 시험장치 (1)의 재생데이타 입력단자 ( 1)에 인가되고, 기록프로텍트 검출신호 출력단자( 2)에서 출력된 기록프로텍트 검출신호는 인버터(I8)를 통하여 기록프로텍트 검출신호 입력단자( 1)에 인가된다. 이상에서와 같이 본 발명은 간단한 구조의 인터페이스 회로를 표준형 FDD 시험장치에 연결하여 애플형 FDD의 구동 상태를 시험할 수 있게 되므로, 애플형 FDD 를 시험하기 위한 고가의 시험장치가 별도로 필요없게 되는 이점이 있게된다.When the disk is rotated so that the index hole passes through the index hole detection element PC 1 of the index hole detection unit 17, it is turned on to turn on the transistor TR 1 , so that the output terminal of the inverter I 5, which is its output side, is turned on. A high potential signal is output to. In this way, whenever the index hole detection unit 17 detects the index hole of the disk, a high potential signal is output to the output side thereof, and this high potential signal is inverted into a low potential signal by the inverter I 6 so that the standard FDD test apparatus 1 Index detection signal input terminal () Is applied. In addition, the playback data output terminal of the Apple FDD (2) 2 ) The regenerated data outputted from the regenerated data input terminal of the standard FDD test apparatus 1 through the inverter I 7 ( 1 ) is applied to the write protect detection signal output terminal ( 2 ) The write protect detection signal output from the write protect detection signal input terminal through the inverter (I 8 ) ( 1 ) is applied. As described above, the present invention can test the driving state of the Apple-type FDD by connecting an interface circuit having a simple structure to a standard-type FDD test apparatus, and thus, an expensive test apparatus for testing the Apple-type FDD is not required. This will be.
