KR870001117B1 - 오차 펄스 열 검지기 - Google Patents

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디스커비젼 어소시에이츠
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Abstract

내용 없음.

Description

오차 펄스 열 검지기
제1도는 위상 검파기술을 이용하여 스핀들 모우터의 속도를 제어하기 위한 종래의 스핀들 서어보시스템을 나타내는 블록 다이어그램.
제2도는 제1도에 도시된 종래의 스핀들 서어보 제어회로를 본 발명의 원리에 따라 변형시킨 것으로서, 스핀들모우터의 속도를 본 발명에 따른 펄스폭 변조 검파 계획내에 정확하게 유지시키기 위한 3단 쉬프트 레지스터와 기준펄스 및 회전속도계 펄스가 사용되고 있음을 나타내는 블록 다이어그램.
제3도는 본 발명에 따른 펄스 드롭아우트 검지기를 구체적으로 나타내는 블록 다이어그램.
제4도는 기준펄스 및 회전속도계 펄스, 그리고 스핀들 모우터의 속도를 제어하기 위해 펄스폭 변조된 출력을 발생시키는 상기 펄스들 사이의 관계를 나타내는 파형도.
제5도는 제3도에 도시된 3단 쉬프트 레지스터에 가해지는 기준펄스와 회전속도계 펄스가 적절하게 배향된 경우 및 부적절하게 배향된 경우에 이 3단 쉬프트 레지스터의 각단의 논리적 상태 및 NAND 출력상태를 나타내는 진리표.
* 도면의 주요부분에 대한 부호의 설명
9 : 스핀들 모우터 서어보 11 : 비디오 디스크
29 : 3단 쉬프트 레지스터 A : 3단 쉬프트 레지스터의 제1단
B : 3단 쉬프트 레지스터의 제2단 C : 3단 쉬프트 레지스터의 제3단
31 : 회전속도계 펄스 발생장치 33,35 : 펄스발생장치
37 : 등각속도 기준 오실레이터 38 : 등선속도/등각속도 선택장치
39 : 전압제어식 오실레이터 83 : 원쇼트 멀티바이브레이터
본 발명은 드롭아우트(drop-out) 검지기에 관한 것으로서, 특히 본 발명은 제1 및 제2펄스열 신호들중의 펄스의 오차손실 혹은 오차이득을 검지하는 방법 및 장치에 관한 것이다. 또한 본 발명은 비디오디스크 제조장치의 스핀들 서어보 오차발생장치와 함께 사용하기에 적합하다.
비데오디스크 제조장치 및 비디오디스크 플레이어 모두와 함께 사용될 수 있는 스핀들 서어보오차 발생장치는 이미 여러가지의 것이 공지되어 있다. 각 경우에 있어서, 스핀들 서어보의 역할은 기준신호에 비교한 예정된 속도로 디스크를 회전시키는 것이며, 스핀들 모우터가 가준신호와 정확하게 대응하지 않을 경우에는 오차신호와 정확하게 대응하지 않을 경우에는 오차신호가 발생됨으로써 스핀들 모우터의 속도를 바람직한 속도로 변화시킨다. 스핀들 모우터의 속도는 기록될 혹은 기록재생될 비디오 프로그램의 시간축(time base)에 직접적으로 대응하기 때문에, 이들 장치에 있어서 서어보시스템을 정확하게 제어하는 것이 필수적이다.
기록된 혹은 재생된 프로그램의 시간축은 현재 사용되고 있는 2가지의 비디오디스크 프로그램 형식, 즉 등각속도(CAV ; constant angualar velocity) 형식과 등선속도 (CLV ; constant liner velocity) 형식 모두에 있어서 정확하게 유지되어야만 한다. 디스크를 등각속도로 회전시킴으로써 시간축을 적절히 유지시키기위한 전형적인 시스템은 이미 공지되어 있다. 이와 마찬가지로, 등선속도 형식에 관한 전형적인 스핀들 서어보 시스템도 미국특허 제 4,228,326호(1980.10.14) 등에 기재되어 있다. 상기 2가지 시스템에서는 모두 오실레이터를 사용하여 기준신호(CAV 형식에서는 일정한 신호, CLV 형식에서는 가변적인 신호)를 발생시키며, 또한 서어보 시스템을 사용함에 의해 디스크의 각속도를 기준신호의 주파수로 고정시키고 있다. 서어보 시스템에는, 디스크를 회전시키기 위한 스핀들 모우터와, 이 모우터의 각속도를 표시하는 주파수를 갖는 신호를 발생시키기 위하여 이 모우터에 연결되어 있는 AC 회전속도계와, 이 회전속도계 신호를 기준신호와 비교하여서 그 각각의 위상각의 차이에 비례하는 제어신호를 발생시키기 위한 위상검파기가 포함되는 것이 전형적이다. 상기 제어신호는 서어보에 대한 예정된 주파수 응답을 발생시키기 위한 보상회로로 진행하여서 증폭되고, 그 후 스핀들 모우터로 전달되어서 그 각속도를 적절하게 제어한다.
종래에는, 스핀들 서어보 오차발생장치에 드롭아우트 검지기능을 부여하기 위하여, 경우에 따라 기준펄스 혹은 회전속도계 펄수가 존재하는가 혹은 존재하지 않는가를 조사하기 위한 시간창(time window)을 발생시키기 위한 RC 타이밍 회로를 사용하였다.
CAV 디스크의 경우에는 그 제조공정에 있어서 기준주파수 및 회전속도계 주파수가 일정하게 유지되므로, 상술한 바와 같은 장치는 CAV 디스크에 대해 만족스럽게 수행되었다. 그러나, 이러한 RC 회로를 CLV 디스크에 사용함에는 문제가 있다. 특히, R과 C의 값은 기준펄스 혹은 회전속도계 펄스의 존재 혹은 부재(不在)를 관찰하기 위한 최적의 시간창을 제공하기 위하여 특정한 주파수에 대하여서만 선택된다. 따라서, CLV 작동방식에 있어서 어떤 RC 회로의 R과 C의 값이 정하여져 있을 때. 디스크가 프로그램 물질의 끝부분으로 서서히 이동해감에 따라 디스크의 회전주기에 대한 RC 회로의 시정수 (時定數)는 실질적으로 감소하고, 이에 의해 디스크의 모든 회전속도에 대한 최적의 작동이 분명히 가능하지만은 않게된다.
본 발명에 의하면, 개량된 시간축 교정장치, 즉 스핀들 서어보 제어기구가 펄스폭 변조기술에 따라 작동되어서 스핀들 모우터의 속도를 제어한다. 이러한 장치에 있어서는, 기준 오실레이터로 부터의 AC 신호와 회전속도계로부터의 AC 신호의 위상을 비교하는 것이 아니라, 3단 쉬프트 레지스터를 설치하여서 그 출력을 2개 펄스열 입력(즉, 기준치를 나타내는 하나의 펄스열과 회전속도계 출력을 나타내는 다른 하나의 펄스열)사이의 시간관계의 차이에 따라 펄스폭 변조시킨다. 바람직한 실시예에 있어서, 기준펄스는 쉬프트 레지스터의 제1단에 가하여져서 레지스터의 다른쪽 단부를 향하여 0을 이동시키며, 이와동시에 회전속도계 펄스는 쉬프트 레지스터의 제3단에 가하여져서 이 레지스터의 제1단을 향하여 1을 이동시킨다.
예를들어, 기준펄스와 회전속도계 펄스가 펄스 반복주기(PRT)의 정확히
Figure kpo00001
만큼 떨어져 있다면, 제2단의 출력측에서는 50%의 듀리사이클을 갖는 구형파가 발생된다. 즉, 어느 한 지점에서 시작하여, 회전속도계 펄스는 논리상태 1을 제3단으로부터 제2단으로 이동시킴으로써 제2단의 출력이 높은 상태가 되도록 한다. 다음번의 기준펄스는 논리상태 0을 제1단으로 부터 제2단으로 이동시킴으로써 제2단의 출력이 0의 상태로 되돌아오도록 하며, 따라서 제2단의 출력은 펄스 반복주기의
Figure kpo00002
에 대해서만 높은 상태로 유지된다. 만약 기준펄스열과 회전속도계 펄스열이 대칭적으로 편기되도록 이들 2개의 펄스가 정확히 정렬되어 있다면, 50% 듀리사이클을 갖는 구형파 신호가 쉬프트 레지스터의 제2단의 출력에 나타날 것이다. 즉, 스핀들 모우터가 기준펄스를 따르고 있지 않을 경우와 같이 상기 펄스열들이 대칭적으로 정력되지 않을 경우에는 쉬프트 레지스터의 제2단으로부터의 펄스폭이 50% 이상 혹은 50% 이하의 듀리사이클을 가지며, 이와 같은 변화는 공지의 여파수단, 보상수단, 증폭수단에 의해 검지되어서 서어보기구를 제어하고 , 기준펄스열과 회전속도계 펄스열이 다시금 적절하게 정렬될 수 있는 값으로 스핀들 모우터의 속도를 되돌려준다. 물론 스핀들 모우터 속도의 오차를 유도해내기 위한 기준치로서는 미리 예정된 임의 값의 듀티 사이클을 사용할 수 있는 것이며, 상술한 50%듀티 사이클을 다만 하나의 예시에 지나지 않는다.
상술한 바와 같이 쉬프트 레지스터를 사용하여 스핀들 서어보를 제어할 때에는,기준펄스 혹은 회전속도계 펄스의 예상하지 못했던 손실이나 이득에 따른 오교정신호 (false correcting signal)을 피하여 주어야 할 필요가 있다. 실제적인 관점에서 보면, 스핀들 서어보 교정시스템을 무력화시키거나 혹은 표시장치를 단지 작동가능하게 하여서 조작자에게 오동작(誤動作)을 알려주기 위한 기준펄스 혹은 회전속도계 펄스의 손실이나 이득을 검지하여 이를 알아낼 필요가 있다.
본 발명의 주 목적은 제1 및 제2펄스열내의 펄스의 부재 혹은 부가(附加)를 검지하기 위한 방법 및 수단을 공제하려는 것이며, 특히 상술한 바와 같은 형태의 쉬프트 레지스터의 스핀들 서어보 시스템의 기준 펄스열 혹은 회전속도계 펄스열내의 펄스의 부재 혹은 부가를 검지하기 위한 펄스드롭아우트 검지기를 제공하려는 것이다. 더욱 상세히 말하면, 스핀들 서어보 제어시스템의 쉬프트 레저스터의 제1단과 제3단에서의 출력을 비교하며, 상기 3단 쉬프트 레지스터의 제1단과 제3단에의 논리적 상태가 동일한 것으로 판명되었을 때에는 펄스 드롭 아우트 출력신호를 발생시키기 위한 장치 및 방법이 본 발명에 의해 제공된다. 이러한 목적을 수행하기 위하여 적절한 게이팅 논리소자가 설치되어 있으면, 바람직한 실시예에서는 드롭아우트 오차신호의 선단에 의해 원쇼트 멀티바이브레이터를 작동가능하게 함으로써, 이 장치를 사용함에 의해 필요한 경우에는 지속시간이 더욱 긴 펄스를 발생시킬 수 있도록 한다.
이하, 본 발명의 원리가 예시된 첨부도면을 참조하여 본 발명의 기타의 목적 및 잇점을 실시예를 통해 설명하면 다음과 같다.
제1도에서는 정보축적 디스크(11)을 그 중심축(13)의 주위로 정확히 제어된 각속도로 회전시키기 위한 공지형태의 서어보장치가 도시되어 있다. 이 디스크(11)는 광학 트랜스듀서(15)에 대해 회전하며, 이 광학 트랜스듀서(15)는 변조되어 반송파상에 반송된 종래의 컬러텔레비젼 신호 주파수등과 같은 정보를 디스크상에 기록할 수 있도록 작동된다.
광학 트랜스듀서(15)는 기록될 정보에 의해 변조된 평행 광속(光束)(도시하지 않았음)을 발생시키기 위한 수단과, 전진나사(19)에 의해 디스크(11)의 반경방향으로 제어가능하게 이동하여서 디스크가 회전함에 따라 상기 광속을 디스크상의 선택된 부분으로 향하게 하는 렌즈운반체(17)을 포함한다. 이에 의해 디스크의 표면상에는 실질적으로는 원형인 일련의 정보트랙이 나선형을 이루며 형성되고, 각각의 트랙에는 종래의 레이저 비디오디스크 기술분야에 공지되어 있는 바와 같은 광반사지역 및 광분산지역이 교대로 계속 포함된다.
도시된 바와 같은 서어보장치에는, 정보축적 디스크(11)의 바람직한 각속도에 대응하는 주파수를 갖는 속도신호를 발생시키기 위한 수단과, 이 속도신호에 응답하여서 디스크를 이에 대응하는 각속도로 제어가능하게 회전시키기 위한 스핀들 모우터 서어보(9)가 포함된다.
CLV/CAV 선택장치(38)에 의해 선택된 등선속도(CLV) 형태에 있어서, 속도신호는 기록되고 있는 정보트랙의 반경에 실질적으로 반비례하는 순간주파수를 가지며, 따라서 트랙은 렌즈운반체(17)에 대해 실질적으로 일정한 선속도로 이동하고, 결국 디스크의 전체 표면에 걸쳐서 균일한 정보기록 밀도가 얻어진다. 필요한 경우엔, CLV/CA V 선택장치(38)에 의해 일정한 주파수의 오실레이터, 즉 CAV 기준 오실레이터(37)를 선책하여서 스핀들 모우터(51)의 서어보제어를 행할 수도 있다. CAV 및 CLV 스핀들 서어보시스템의 상세한 작용에 관하여서는, 상술한 바와 같은 미국특허 제4,228,326호를 참조하기 바란다.
CAV 형식에 있어서, 오실레이터(37)는 등주파수(contant frequency) 신호를 위상검지기(55)로 출력시키고, 위상검지기(55)는 이 신호를 스핀들 모우터(51)의 회전속도를 나타내는 회전속도계(53)의 A.C.출력과 비교하는 것이 근본적이다. 위상검지기 (55)의 상기 2개 입력사이에 위상차가 있음이 검지되면, 위상 및 증폭 보상장치(63)가 도선(65)상에 출력을 발생시키고, 이 출력은 증폭기(67)에 의해 증폭된 후에 도선(69)을 거쳐 스핀들 모우터(51)에 가하여져서 이 스핀들 모우터의 속도를 교정하며, 따라서 도선(57)상의 회전속도계 출력은 오실레이터(37)의 출력과 동일한 위상으로 옮겨진다.
이와 마찬가지로 CLV 형식에 있어서도 동일한 분석이 행하여지지만, 다만 한가지 다른 점은 전진나사(19)가 회전하여 렌즈운반체(17)의 대물렌즈를 이동시킴에 따라서 이 전진나사(19)는 저항기(45)의 저항치도 역시 변화시키며, 저항기(49)와 전원( V기준)에 의한 분압작용을 고려하면 차동증록기(47)의 입력전압이 증폭된다는 것이며, 이상과 같은 배열[참조부호(43)으로 표시된 배열]에 의하면 디스크(11)의 중심축(13)과 대물렌즈 사이의 반경방향 거리에 비례하는 제어전압을 도선(41)상에 발생시켜서, 전압제어식 오실레이터(39)의 주파수를 변화시키게 된다. 이와 같은 방식으로, 대물렌즈와 디스크의 중심축 사이의 반경방향 거리가 증가함에 따라 전압제어식 오실레이터 (39)의 주파수가 감소하며, 스핀들 모우터 서어보는 일정하게 변화(즉, 감소)하는 주파수로 고정된다.
제2도는 본 발명의 원리에 따른 서어보장치를 나타내는 것으로서, 설명의 편의상 제1도에서와 동일 부품에는 동일한 참조부호를 사용하였다. 스핀들 서어보의 기본 적인 기능과 작용은 제1도에서와 유사하므로, 단지 차이점에 대해서만 설명하기로 한다. 가변적인 전압에 의해 제어되는 오실레이터(39)와 등주파수 오실레이터(37)의 출력측에는 펄스발생장치(35)와 펄스발생장치(33)가 각각 설치되어 있다. 각각의 펄스발생장치(35)(33)는 CLV/CAV 선택장치(38)에 의해 선택가능한 일정한 진폭과 짧은 지속기간을 갖는 펄스의 펄스열을 생성시킨다. 마찬가지로, A.C 회전속도계(53)(제 1 도)돠는 달리, 제 2 도에는 스핀들 모우터의 속도를 나타내는 펄스열내에 일련의 회전속도계 펄스를 출력시키기 위한 회전속도계 펄스 발생장치(31)가 도시되어 있다. 예컨대 디스크(11)가 1회전할 때마다 이 펄스발생장치(31)에 의해 하나의 펄스가 발생된다고 가정하면, 적어도 디스크의 중심에 있는 회전속도계 펄스는 1분당 1,800회의 비율로 발생될 것이다. 물론, CLV 형식에 있어서는 대물렌즈가 디스크의 외측 가장자리 부분을 향해서 구동됨에 따라, 회전속도계 펄스와 기준펄스의 주파수가 실질적으로 낮아지게 될 것이다.
각 경우에 있어서, 도선(25)상의 기준펄스열은 도선(23)상의 회전속도계 펄스열로부터 펄스반복주기((PRT)의
Figure kpo00003
만큼 편기되는 것이 바람직하다. 쉬프트 레지스터(29)의 입력(21)은 이 쉬프트 레지스터의 제1단에 지속적으로 0을 부하(負荷)시키기 위한 것이며, 반면에 도선(22)은 이 레지스터(29)의 제 3 단에 지속적으로 1을 부하시키기 위한 것이며, 반면에 도선(22)은 이 레지스터(29)의 제 3 단에 지속적으로 1을 부하시키기 위한 것이다. 상술한 바와 같이, 1쌍의 펄스열의 대응펄스들 사이의 시간관계가 변화하면 쉬프트 레지스터(29)의 제2단으로부터의 도선(24)상의 출력의 듀티사이클이 변화함으로써, 펄스폭 변조 특성의 형태로 2개 펄스열 사이의 시간이동을 나타내는 정보를 반송한다. 펄스폭변조 검파 및 여파기(27)는 도선(24)상의 구형파 입력을 여파하여 도선(26)상에 가변 DC 출력을 출력시키며, 이 출력은 증폭기(67)에서 증폭된 후에 도선(69)을 통해 스핀들 모우터(51)에 가하여져서, 제1도에서와 같은 방식으로 이 스핀들 모우터의 속도를 제어한다. 기준펄스 혹은 회전속도계 펄스의 손실 혹은 이득은 서어보 시스템에 의해 스핀들 모우터 속도의 전체 오차로 해석되기 때문에, 2개 펄스열을 모니터 하여서 이들 2개 펄스열중의 어느 한 펄스열에서의 펄스의 드롭아우트를 발견해내는 것은 중요하다. 예컨대 회전속도계 펄스의 손실은 회전속도계 출력펄스를 발생시키기 위해 사용되는 기구내에서 접촉부분이 더러울 때에 발생될 수도 있다. 또한, 예컨대 펄스의 이득은 기준신호 도선 혹은 회전속도계 신호 도선내로 유도되는 잡음에 의한 것일 수도 있다. 제3도의 회로는 기준펄스열 혹은 회전속도계 펄스열내의 펄스의 부재 혹은 부가를 나타내기 위한 수단을 제공한다.
제4도를 참조하면, 회전속도계 펄스(23)가 제3도의 쉬프트 레지스터(29)에 가해질 경우에 이 회전속도계) 펄스(23)는 이 쉬프트 레지스터(29)의 제3단(C)에 부하된 1을 제2단(B)으로 이동시키는 역할을 함을 알 수 있다. 이것은 제4도의 3번째 줄에 도시되어 있으며, 이때 펄스폭 변조된 출력신호(24)는 회전속도계 펄스(23)가 나타날 때마다 논리 1의 상태로 된다. 그 다음번의 기준펄스(25)가 쉬프트 레지스터(29)의 제1단(A)에 가하여지면, 이 제1단으로부터 제2단으로 논리 D가 이동함으로써 제2단의 출력을 하강시키는데, 이와 같은 사실은 제4도의 3번째 줄에서 기준펄스가 나타날 때마다 이에 일치하도록 표시되어 있다.
기준펄스 혹은 회전속도계 펄스가 없어지지도 않고 새로 부가되지도 않는다면, 펄스폭 변조된 출력(24)은 제4도의 3번째 줄에에 도시된 바와 같은 구형파의 형태를 유지한다. 회전속도계 펄스가 기준펄스로부터 변화하기 시작하면, 즉 예를 들어 CLV 디스크를 기록하는 동안에 회전속도계 펄스가 기준펄스보다 앞서기 시작하면, 출력(24)의 대응단부도 변화할 것이며, 이것은 제4도의 화살표(91)(93)로 표시되어 있다. 출력(24)의 단부들중의 어느 하나의 단부가 이동되면, 그 결과 펄스폭이 이에 대응하게 변화하며, 오차신호가 발생하여 스핀들 모우터를 적절한 방향으로 구동시킴으로써 그 속도를 변화시키고, 따라서 펄스폭 변조된 출력(24)은 그 이동전의 상태로 되돌아온다.
또한, 기준펄스 혹은 회전속도계 펄스가 부가되지도 않고 없어지지도 않는다면, 쉬프트 레지스터(29)의 제2단은 논리상태 1과 0을 교대로 가질 것이다. 회전속도계 펄스가 없어지면, 다음번 회전속도계 펄스가 나타나기 전에 2개의 기준펄스가 발생되며, 이 쉬프트 레지스터의 제1단(A)에 부하된 0이 좌측에서 우측[ 즉, 제1단(A)으로부터 제3단(C)의 방향]으로 이동하면, 이와 같은 이동은 첫번째 기준펄스에 의해 제2단으로 전달되었다가 두번째 기준 펄스에 의해 제3단(C)으로 다시 전달될 것이다. 따라서, 회전속도계 펄스가 존재하지 않으면, 쉬프트 레지스터(29)의 3개단 모두는 논리적 0로 될 것이다. 이와 동일한 상황은 부가적인 기준펄스에 의하여서도 나타나는데. 즉 이때에도 쉬프트 레지스터(29)의 3개단은 모두 논리적 0로 될 것이다.
이와 마찬가지로, 기준 펄스가 존재하지 않거나 혹은 별도의 회전속도계 펄스가 부가되면, 도선(23)상의 2개의 인접회전속도계 펄스는 제3단(C)에 부하되었던 1을 우측에서 좌측으로 이동시키고, 따라서 첫번째 회전속도계 펄스가 발생되면 제2단 (B)이 1상태로 변환되고 두번째 회전속도계 펄스가 발생되면 제1단(A)이 마찬가지로 1상태로 변환된다. 이와같은 상황에 있어서, 쉬프트 레지스터(29)의 3개 단 모두는 논리상태 1로 될 것이다.
이와 같은 분석에 따르면 제5도에 도시된 바와 같은 진리표를 작성할 수 있으며, 이 진리표에서 회전속도계 펄스와 기준펄스가 적절히 배향된 경우에 3개 단에서 허용될 수 있는 상태는 제1단(A)이 항상 논리상태 0이고, 제3단(C)이 항상 논리상태1이며, 제2단(B)은 0과 1을 계속적으로 반복하는 것이다.
기준펄스의 드롭아우트가 발생하거나 회전속도계 펄스가 부가되면 제1단(A)이 논리상태1로 되며, 이와 마찬가지로 회전속도계 펄스가 존재하지 않거나 기준펄스가 부가되면 제3단(C)이 논리상태 0으로 되고, 이들 2개의 상태는 펄스열중의 1개 펄스열의 부가적인 펄스가 존재하거나 혹은 1개 펄스가 결핍되어 있다는 점에서 기준펄스 및 회전속도계 펄스가 부적절하게 배향된 것으로 고려된다.
2개 펄스열의 부적절한 배향을 검지하기 위하여, 실제적으로는 제1단(A)에 논리상태 1이 존재하거나 제3단(C)에 논리상태 0이 존재하는 것을 검지하기 위하여, 쉬프트 레지스터(29)의 제1단(A)의 출력은 도선(71)을 통해 인버어터(73)에 연결되어 있다. 인버어터(73)의 출력은 도선(75)을 통해 NAND 게이트(79)에 가하여진다. 이 NAND 게이트(79)의 또다른 입력은 도선(77)을 통한 쉬프트 레지스터(29)의 제3단(C)의 출력이다. 즉 도선(81)을 통해 나가는 NAND 게이트(79)의 출력은 제 1 단(A)과 제 3 단(C)의 논리적 상태에 좌우된다. 제 1 단(A)의 출력측에는 인버어터(73)가 위치하기 대문에 , 제1단(A)이 0상태이고 제 3 단(C)이 0상태인 적절한 배향의 경우에는 NAND 게이트( 79)의 2개 입력이 모두 1이고, 따라서 이 NAND게이트(79)는 논리상태 0을 도선(81)상에 출력시킨다. 이것은 진리표(재5도)의 좌측에 표시되어 있다.
이와 마찬가지로, 부적절한 배향의 경우에는 제5도의 우측에 표시된 바와 같은 2가지의 가능성, 즉 제1단(A)과 제3단(C)의 출력이 모두 1이거나 혹은 제1단(A)과 제3단(C)의 출력이 모두 0일 2가지 가능성이 존재한다. 각 경우에 있어서, NAND게이트(79)의 어느 한쪽 입력(75 혹은 77)이 0이므로, 도선(81)상의 출력은 논리상태 1로 상승된다. 즉 NAND 게이트(79)의 출력(81)은 기준펄스와 회전속도계 펄스가 상호 간섭이 없이 발생되어서 서로 간격을 두고 교대로 나타날 때(제 4 도 참조)에만 논리상태 0으로 유지된다. 그러나, 기준펄스와 회전속도계 펄스중의 어느 하나의 부재 혹은 부가가 나타나면 NAND 게이트(79)의 출력(81)이 1로 변환되므로, 이에 의해 부적절한 배향이 검지되었음을 알게 된다.
상술한 바와 같은 검지방식은 논리함수 E=A.C에 의하여 수행되지만, 잘 알려진 바와같이 그 쌍대성 논리함수 E=A+C도 동일한 작용을 수행함을 용이하게 알 수 있을 것이다. 제3A도는 이와 같은 후자의 검지방식을 수행하기 위한 논리회로도이다. 각 경우에 있어서, 검지된 오차는 NAND 게이트(79)의 출력이 높은 상태로 유지되는 시간길이보다 짧은 폭을 갖는 펄스에 의해 표시되는 것이 바람직하다. 예를들어, 하나의 회전속도계 펄스가 나타나지 않은 경우에는, 정상적인 회전속도계 펄스가 발생되기 전에 이 쉬프트 레지스터의 제 3 단(C)이 1로 재차 부하될 때까지만 NAND 게이트(79)의 출력이 높게 유지될 것이다. 그 이후의 처리를 위한 예정된 지속시간을 갖는 신호를 출력시키기 위하여, 원쇼트 멀티 바이브레이터 (83)가 설치되어 있다. 제3도에 도시된 실시예에 있어서, 원쇼트(83)로부터의 오차출력을 나타내기 위한 도선(87)상의 출력은 그 지속시간이 1초이다.
제3도에 도시된 회로는 주파스 감응성이 아니므로, 상술한 바와 같은 CLV디스크에 있어서의 문제점들이 해결될 수 있음을 용이하게 이해할 수 있을 것이다.
이상에서는 본 발명을 특정한 실시예에 대해서만 설명하였으나, 본 발명의 근본적인 원리를 벗어남이 없이도 여러가지 변경이나 수정이 가해질 수 있음은 물론이다.

Claims (8)

  1. 2개 방향으로의 이동이 가능한 3단 프쉬트 레지스터를 설치하고, 이 쉬프트 레지스터의 제1단에 0을 부하하고 이 쉬프트 레지스터의 제3단에 1을 부하하고, 제1단에 부하된 0을 제1펄스열과 함께 제3단쪽으로 이동시키고, 제3단에 부하된 1을 제2펄스열과 함께 제1단쪽으로 이동시키고, 상기 제1단과 제3단으로부터 동일한 출력이 발생되는가을 검지하여서 이들 제1단과 제3단으로부터 동일한 출력이 검지될 경우에 출력 오차신호를 발생시키는 단계로 구성되는, 제1펄스열의 펄스들과 제2펄스열의 펄스들이 시간적으로 교대로 발생하도록 되어있는 제1 및 제2펄스열중의 어느 하나의 펄스열내에 펄스가 존재하지 않거나 혹은 부가된 것을 검지하는 방법.
  2. 제1항에 있어서, 상기 제1단과 제3단으로부터의 출력을 검지하여 출력 오차신호를 발생시키는 단계에 제1단의 출력상태를 역전시키고 이와 같이 역전된 출력을 제3단의 출력과 함계 논리적으로 NAND시킴이 포함되는 방법
  3. 제1항에 있어서 상기 제1단과 제3단으로부터의 출력을 검지하여 출력 오차신호를 발생시키는 단계에, 고정된 폭을 갖는 펄스를 상기 출력 오차신호의 선단(leading edge)과 일치하게 발생시킴이 포함되는 방법.
  4. 제1항에 있어서 상기 제1단과 제3단으로부터의 출력을 검지하여 출력 오차신호를 발생시키는 단계에, 제3단의 출력상태를 역전시키고 이와 같이 역전된 출력을 제1단의 출력과 함께 논리적으로 OR시킴이 포함되는 방법
  5. 2개 방향으로의 이동이 가능한 3단 쉬프트 레지스터와 , 이 쉬프트 레지스터의 제1단에 0을 부하시키기 위한 수단과, 이 쉬프트 레지스터의 제3단에 1을 부하시키기 위한 수단과, 제1단에 부하된 0을 제1펄스열과 함계 제3단쪽으로 이동시키기 위한 수단과, 제3단에 부하된 1을 제2펄스열과 함께 제1단쪽으로 이동시키기 위한 수단과, 상기제1단과 제3단으로부터 동일한 출력이 발생되는가를 검지하여서 이들 제 1 단과 제 3 단으로부터 동일할 출력이 검지될 경우에 출력 오차신호를 발생시키기 위한 수단으로 구성되는, 제1펄스열의 펄스들과 제2펄스열의 펄스들이 시간적으로 교대로 발생하도록 되어있는 제1및 제2펄스열중의 어느 하나의 펄스열내에 펄스가 존재하지 않거나 혹은 부가된 것을 검지하기 위한 펄스 드롭아우트 검지기.
  6. 제5항에 있어서, 상기 제1단과 제3단으로부터의 출력을 검지하여 출력 오차신호를 발생시키기 위한 수단에, 제1단의 출력상태를 역전시키기 위한 인버어터와, 이와같이 역전된 출력을 제3단의 출력과 함께 논리적으로 NAND시키기 위한 NAND게이트가 포함되는 장치.
  7. 제5항에 있어서, 상기 제1단과 제3단으로 부터의 출력을 검지하여 출력 오차신호를 발생시키기 위한 수단에, 고정된 폭을 갖는 펄스를 상기 출력 오차신호의 선단과 일치하게 발생시키기 위한 펄스 발생수단이 포함되는 장치.
  8. 제5항에 있어서, 상기 제1단과 제3단으로부터의 출력을 검지하여 출력 오차신호를 발생시키기 위한 수단에, 제3단의 출력상태를 역전시키기 위한 인버어터와, 이와 같이 역전된 출력을 제1단의 출력과 함께 논리적으로 OR시키기 위한 OR 게이트가 포함되는 장치.
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