KR860000481Y1 - Interlock circuit - Google Patents
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Abstract
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Description
제1도는 종래 전력 제어회로의 블록도.1 is a block diagram of a conventional power control circuit.
제2도는 본 고안의 인터로크회로를 사용한 전력 제어회로의 블록도.2 is a block diagram of a power control circuit using the interlock circuit of the present invention.
* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings
1 : 신호 발생회로 2 : 증폭회로1: signal generating circuit 2: amplifying circuit
3 : 전력제어부 4 : 인터로크 회로3: power control unit 4: interlock circuit
I1: I2···In: 인버터 NOR1, NOR2,····NORn: 노아게이드.I 1 : I 2 I n : Inverter NOR 1 , NOR 2 , ... NOR n : Nogade.
본 고안은 전력제어를 하는 제어회로를 구성함에 있어서, 특히 인버터와 노아게이드를 조합한 인터로그회로를 사용하여 하나의 신호만 입력되면 전력 제어회로가 동작되도록 구성함으로써 잡음 등으로 인한 오동작을 방지 하도록 한 인터로크회로를 사용한 전력 제어회로에 관한 것이다.In order to prevent a malfunction due to noise, the present invention is configured to operate a power control circuit when only one signal is input by using an interlog circuit combining an inverter and a nogade. The present invention relates to a power control circuit using an interlock circuit.
종래에는 제1도에 도시된 바와 같이 전력 제어회로를 구성함에 있어서, 릴레이나 진공관 등 비교적 높은 전압으로 동작되는 소자로 제어회로를 구성하였기 때문에 잡음등으로 인해 오동작 하는 경우가 적었으나, 최근에는 반도체를 사용하여 제어회로를 구성시키게되므로 신호 발생회로(1)의 전 단계나, 신호 발생회로(1)가 잡음 등으로 인해 오동작을 하게되고, 이에따라 증폭회로(2)에서 원하지 않는 전압이 출력되어 전력제어부(3)에 인가되므로 전력 제어회로(3)가 오동작하게 될 뿐만아니라 심하면 전력제어부(3)가 파괴되어 잡음 등에 대한 문제가 심각하게 대두되었다.Conventionally, in the power control circuit as shown in FIG. 1, since the control circuit is composed of a device that operates at a relatively high voltage such as a relay or a vacuum tube, there are few cases of malfunction due to noise. Since the control circuit is configured by using, the previous stage of the signal generating circuit 1 or the signal generating circuit 1 malfunctions due to noise or the like, and accordingly, an undesired voltage is output from the amplifying circuit 2 to generate power. Since it is applied to the control unit 3, not only the power control circuit 3 malfunctions, but also the power control unit 3 is destroyed when the power control unit 3 is severely raised.
본 고안은 상기의 점을 감안하여, 하나의 신호가 입력될 때만 전력제어부(3)가 동작되고, 두개 이상의 신호가 동시에 입력되면 전력제어부(3)가 동작되지 않도록 구성하여 오동작을 방지할 수 있도록 안출한 것으로, 이하 첨부된 도면에 의하여 본 고안의 구성 및 작용효과를 상세히 설명하면 다음과 같다.In consideration of the above, the present invention is configured such that the power control unit 3 operates only when one signal is input, and when the two or more signals are input at the same time, the power control unit 3 is not operated to prevent malfunction. The present invention will be described in detail with reference to the accompanying drawings.
제2도에 도시된 바와 같이 신호 발생회로(1)의 출력단자(A1, A2, …An)를 증폭회로(2)의 입력단자(B1, B2, …Bn)에 각각 접속하여 그의 출력단자(C1, C2, …Cn)를 전력 제어부(3)의 입력단자(D1, D2, …Dn)에 각각 접속한 전력 제어회로에 있어서, 신호 발생회로(1)의 출력단자(A1, A2, …An)와 증폭회로(2)의 입력단자(B1, B2, …Bn) 사이에 인버터(I1, I2, …In)와 노아게이트(NOR1, NOR2, …NORn)로 구성된 인터로크회로(4)를 접속하되, 노아게이트(NOR1, NOR2, …NORn)의 하나의 입력단자에는 신호 발생회로(1)의 출력 단자(A1, A2, …An)를 인버터(I1, I2, …In)를 통해 각각 접속하고, 다른 입력단자에는 출력단자(A1, A2, …An)를 직접 접속하여 그의 출력측을 증폭회로(2)의 입력단자(B1, B2, …Bn)에 각각 접속한 것이다.As shown in FIG. 2, the output terminals A 1 , A 2 , ... An of the signal generating circuit 1 are connected to the input terminals B 1 , B 2 , ... B n of the amplifying circuit 2 , respectively. In the power control circuit which connects its output terminals C 1 , C 2 , ... C n to the input terminals D 1 , D 2 , ... D n of the power control unit 3, respectively, the signal generating circuit 1 ) output terminals (a 1, a 2, ... An) and the inverter (I 1, I 2, ... I n) between the input terminal of the amplifier circuit (2) (B 1, B 2, ... B n) of the quinoa the gate (NOR 1, NOR 2, ... NOR n) inter but connected to the lock circuit 4, the one input terminal of the NOR gate (NOR 1, NOR 2, ... NOR n), the signal generating circuit (1) consisting of Output terminals A 1 , A 2 ,… A n are connected via inverters I 1 , I 2 ,… I n , respectively, and output terminals A 1 , A 2 ,… A n are connected to the other input terminals. Directly connected, the output side thereof is connected to the input terminals B 1 , B 2 ,... B n of the amplifier circuit 2 , respectively.
이와같이 구성된 본 고안에 있어서, 신호 발생회로(1)의 출력단자(A1)에만 하이전압이 출력되면, 이 하이전압은 인버터(I1)를 통해 로우전압으로 반전되어 노아게이트(NOR1)의 입력단자에 인가되고, 다른 노아게이트(NOR2, …NORn)에는 하이전압이 인가되므로 노아게이트(NORn1)에만 하이전압이 출력되어 증폭회로(2)의 입력단자(B1)에 인가되고, 이에따라 전력제어부(3)의 입력단자(B1)에만 하이전압이 인가되어 전력제어부(3)는 신호 발생회로(1)에서 출력된 신호에 의해 동작을 하게된다. 또한 신호 발생회로(1)의 출력단자(A2···An)중 어느 하나만 하이전압이 출력되면 상기에서와 같이 노아게이트(NOR2,···NORn)중 어느 하나에서만 하이전압이 출력되어 전력제어부(3)는 신호발생회로(1)에서 출력되는 신호에 의해 동작을 하게 된다.Thus according to the present invention consisting of a signal generated when only the high voltage is output an output terminal (A 1) of the circuit 1, the high voltage is inverted to a low voltage via an inverter (I 1) of the NOR gate (NOR 1) A high voltage is applied to the other terminal gates NOR 2 ,..., NOR n , and a high voltage is output only to the NOR gate NOR n1 and applied to the input terminal B1 of the amplifying circuit 2. Accordingly, a high voltage is applied only to the input terminal B 1 of the power control unit 3 so that the power control unit 3 operates by the signal output from the signal generation circuit 1. When only one of the output terminals A 2 ... A n of the signal generation circuit 1 outputs a high voltage, the high voltage is applied only to any one of the NOR gates NOR 2 , NOR n as described above. The output power control unit 3 is operated by the signal output from the signal generation circuit (1).
이와같이 신호 발생회로(1)의 출력단자(A1, A2, …An) 중에서 어느 하나만 하이전압이 출력되면 노아게이트(NOR1, NOR2, …NORn) 중 어느 하나에만 하이전압이 출력되어 전력제어부(3)에 인가되므로 전력제어부(3)는 신호 발생회로(1)에서 출력된 신호에 의해 동작을 하게되나, 신호발생회로(1)의 출력단자(A1, A2, …An) 중 두개 이상의 출력단자에서 동시에 하이전압이 출력되면 노아게이트(NOR1, NOR2, …NORn)의 출력측에는 모두 로우전압이 출력되어 전력제어부(3)에는 동작을 하지않게 된다. 즉, 신호발생회로(1)의 출력단자(A1,A2)에서 동시에 하이전압이 출력되었다고 가정하면, 신호 발생회로(1)의 출력단자(A1)에서 출력된 하이전압은 인버터(I1)를 통해 로우전압으로 반전되어 노아게이트(NOR1)의 입력단자에 인가되나, 출력단자(A2)에서 출력된 하이전압이 노아게이트(NOR1)의 입력단자에 직접 인가되므로 그의 출력측에는 로우전압이 출력되고, 또한 노아게이트(NOR2)는 상기에서와 같이 신호 발생회로(1)의 출력단자(A1)에서 출력된 하이전압이 노아게이트(NOR2)의 입력단자에 직접 인가되어 그의 출력측에도 로우전압이 출력되므로 전력제어부(3)의 입력단자(D1, D2, …Dn)에는 모두 로우전압이 인가되어 동작을 하지 않게 된다.As such, when only one of the output terminals A 1 , A 2 ,... A n of the signal generation circuit 1 outputs a high voltage, a high voltage is output to only one of the NOR gates NOR 1 , NOR 2 , ... NOR n . And applied to the power control unit 3, the power control unit 3 operates by the signal output from the signal generation circuit 1, but the output terminals A 1 , A 2 ,... A of the signal generation circuit 1. When the high voltage is simultaneously output from two or more output terminals of n ), the low voltage is output to the output side of NOR gates NOR 1 , NOR 2 ,... NOR n , and thus the power control unit 3 does not operate. That is, assuming that high voltages are simultaneously output from the output terminals A 1 and A 2 of the signal generation circuit 1, the high voltage output from the output terminal A 1 of the signal generation circuit 1 is the inverter I. 1 ) is inverted to low voltage through the 1 ) and is applied to the input terminal of the noar gate NOR 1 , but since the high voltage output from the output terminal A 2 is directly applied to the input terminal of the noar gate NOR 1 , a low voltage is output, and NOR gate (NOR 2) is a high voltage output from the output terminal (a 1) of the signal generating circuit (1) as in the above is applied to the input terminal of the NOR gate (NOR 2) since the low voltage is output to its output side both, the electric power control section 3 inputs the (D 1, D 2, ... D n) is applied at a low voltage is not operating.
이상에서 설명한 바와 같이 본 고안은 신호 발생회로(1)의 출력단자(A1, A2, …An)중에서 어느 하나에만 하이전압이 출력되면 전력제어부(3)는 그에 따른 동작을 하게되나, 출력단자(A1, A2, …An) 중에서 두개이상 하이전압이 출력되면 인터로크회로(4)의 출력측에 모두 로우전압이 출력되어 전력제어부(3)가 동작을 하지 않게 되므로 잡음이나 오동작등으로 인하여 신호 발생회로(1)에 하이전압이 출력되어도 전력제어부(3)가 동작을 하지 않게되어 잡음 등의 영향을 피할 수 있는 효과가 있다.As described above, if the high voltage is output to only one of the output terminals A 1 , A 2 ,... A n of the signal generating circuit 1 , the power control unit 3 operates accordingly. When two or more high voltages are output among the output terminals A 1 , A 2 , ... A n , a low voltage is output to the output side of the interlock circuit 4 so that the power control unit 3 does not operate. Even if the high voltage is output to the signal generation circuit 1 due to the power control unit 3 does not operate, such as the effect of noise and the like can be avoided.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019840005538U KR860000481Y1 (en) | 1984-06-13 | 1984-06-13 | Interlock circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2019840005538U KR860000481Y1 (en) | 1984-06-13 | 1984-06-13 | Interlock circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR860000992U KR860000992U (en) | 1986-02-26 |
| KR860000481Y1 true KR860000481Y1 (en) | 1986-03-31 |
Family
ID=19235363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR2019840005538U KR860000481Y1 (en) | 1984-06-13 | 1984-06-13 | Interlock circuit |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR860000481Y1 (en) |
-
1984
- 1984-06-13 KR KR2019840005538U patent/KR860000481Y1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR860000992U (en) | 1986-02-26 |
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