JPH03175730A - Output buffer - Google Patents
Output bufferInfo
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- JPH03175730A JPH03175730A JP1316015A JP31601589A JPH03175730A JP H03175730 A JPH03175730 A JP H03175730A JP 1316015 A JP1316015 A JP 1316015A JP 31601589 A JP31601589 A JP 31601589A JP H03175730 A JPH03175730 A JP H03175730A
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- 230000005540 biological transmission Effects 0.000 claims abstract description 24
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は出力波形の立ち上b1立ちアシ時間を制御す
る出力バクファに関するものである。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an output buffer for controlling the rise time b1 of an output waveform.
第2図は従来の出力バンファの回路図である。 FIG. 2 is a circuit diagram of a conventional output bumper.
図に訃いて、(1)は第1のpch トランジスタ、(
2)は第1のnch トランジスタ、 (7) 、 (
8)はインバータであるO
〔発明が解決しようとする課題〕
従来の出力バッファは以上のように構成されていたので
、入力信号が変化すると、インバータ(7)唱ヨヒ、イ
ンバータ(8)を通じてb pch トランジスタ+t
> >よびb nch トランジスタ(2)が同時にオ
ン状態になう1貫通電流が流れるだけでなく出力バッフ
ァが高速に動作すると、出力波形にリンギングが発生し
次段に接続される集積回路の誤動作を弓き起こすという
問題点があった。In the figure, (1) is the first PCH transistor, (
2) is the first nch transistor, (7), (
8) is an inverter. [Problem to be Solved by the Invention] Conventional output buffers were configured as described above, so when the input signal changes, the inverter (7) outputs the output signal, and the output buffer outputs the output signal through the inverter (8). pch transistor +t
>> and b nch transistor (2) turn on at the same time 1 Not only does a through current flow, but also when the output buffer operates at high speed, ringing occurs in the output waveform, causing malfunction of the integrated circuit connected to the next stage. There was a problem with raising the bow.
この発明は上記のような問題点を解消するためになされ
たもので、出力バッファ動作時の貫通電流を防止できる
とともに、出力波形のリンギングを抑える事ができる出
力バッファを得ることを目的とする。The present invention has been made to solve the above-mentioned problems, and aims to provide an output buffer that can prevent through current during output buffer operation and suppress ringing of the output waveform.
この発明に係る出力バッファは、トランスミッションゲ
ートを付加したものである。The output buffer according to the present invention has a transmission gate added thereto.
この発明における出力バッファは、トランスミッション
ゲートを付加することによシ、信号変化時に流れる貫通
電流を防ぐとともに、リンギングも抑えることができる
。By adding a transmission gate to the output buffer according to the present invention, it is possible to prevent a through current from flowing when a signal changes, and also to suppress ringing.
以下、この発明の一実施例を図について説明する。第1
図はこの発明の一実施例を示す出力バッファの@J路図
である。An embodiment of the present invention will be described below with reference to the drawings. 1st
The figure is a @J path diagram of an output buffer showing an embodiment of the present invention.
第1図において、(1)は第1のpch トランジスタ
、(2)は第1のnch トランジスタ、(3) il
:第2のpch トランジスタ、(4)は第2のnch
トランジスタh(5)は第1のトランスミッションゲ
ート、(6)は第2のトランスミッションゲートで、第
1のトランスミッションゲート(5)の各ソース、ドレ
イン電極は、第2のpch トランジスタ(3)のドレ
イン電極pよび、第2のトランスぐンションヶート(6
)のソース、ドレイン電極に接続され、各ゲート電極は
tslのpchトランジスタ「1)カよび第1のnch
トランジスタ(2)のドレイン電極に接続され、第2の
トランスミッションゲート(6)の各ソース、ドレイン
電極は。In FIG. 1, (1) is the first pch transistor, (2) is the first nch transistor, (3) il
: second pch transistor, (4) is second nch transistor
Transistor h (5) is a first transmission gate, (6) is a second transmission gate, and each source and drain electrode of the first transmission gate (5) are the drain electrode of the second pch transistor (3). p and the second translation cart (6
), and each gate electrode is connected to the source and drain electrodes of the TSL pch transistor "1) and the first nch
The source and drain electrodes of the second transmission gate (6) are connected to the drain electrode of the transistor (2).
第2のnch トランジスタ(4)のドレイン電極およ
び第1のトランスミッションゲート(5)のソース、ド
レイン電極に接続され、各ゲート電極は第2のpchト
ランジスタ(3)および第2のneh トランジスタ(
4)のゲート電極に接続されている。The drain electrode of the second nch transistor (4) and the source, drain electrode of the first transmission gate (5) are connected to each other, and each gate electrode is connected to the second pch transistor (3) and the second neh transistor (
4) is connected to the gate electrode.
この発明に係る出カバソファは以上のように構成されて
′J?6.以下の説明の通シ動作する。The cover sofa according to the present invention is constructed as described above. 6. It works as described below.
まず、初期状態として入力に電源電位が印加された場合
、第2のpch トランジスタ(3)がオフ状態m2の
nch トランジスタ(4)がオン状態となり%第1の
pch トランジスタ(1)がオン状態、第1のnch
トランジスタ(2)がオフ状態となることがら、出力に
電源電位が出力される。First, when a power supply potential is applied to the input as an initial state, the second pch transistor (3) is in an off state, and the nch transistor (4) is in an on state, and the first pch transistor (1) is in an on state. 1st nch
Since the transistor (2) is in the off state, the power supply potential is outputted.
次に、入力が電源電位から接地電位に変化すると、第2
のpch トランジスタ(3)はオン状態、第2のnc
h トランジスタ(4)はオフ状態となることから。Next, when the input changes from the power supply potential to the ground potential, the second
pch transistor (3) is on, second nc
h Transistor (4) is in the off state.
第1のpch トランジスタ/1)/iオフ状態となる
。この時、第1のnch トランジスタ(2)がオン状
態になる資でには、第1のトランスミッションゲート(
5)および、第2のトランスミッションゲート(6)の
抵抗分シよび、第1のnch トランジスタ(2)のゲ
ート容量等の容量成分による時間差が生じるため、第1
のpch )う/ジスタrl)と第1のnch トラン
ジスタ(2)が同時にオン状態となることがないため、
出力信号変化時に貫通電流は流れない。The first pch transistor/1)/i is turned off. At this time, in order for the first nch transistor (2) to turn on, the first transmission gate (
5) Also, since there is a time difference due to the resistance component of the second transmission gate (6) and the capacitance component such as the gate capacitance of the first nch transistor (2),
Since the pch transistor (rl) and the first nch transistor (2) are not turned on at the same time,
No through current flows when the output signal changes.
また、この時第1のneh トランジスタ(2)のゲー
ト電極に印加される電位は急峻に変化せず、信号の立上
シに時間がかかるため、第1のnch トランジスタ(
2)のオン抵抗は、その信号変化に伴って小さくなる。Also, at this time, the potential applied to the gate electrode of the first nech transistor (2) does not change sharply and it takes time for the signal to rise.
The on-resistance of 2) decreases as the signal changes.
その結果、出力波形の立下少時間も長<fx、a、出力
波形のリンギングも抑えることができる。As a result, the fall time of the output waveform is short, the fall time is long <fx,a, and the ringing of the output waveform can be suppressed.
次に、入力が接地電位から電源電位に変化すると、第2
のpchトランジスタ(3)はオフ状態、第2のnch
トランジスタ(4)はオン状態となることから第1の
nch トランジスタ(2)はオフ状態となる。この時
、第1のpch トランジスタ【1)がオン状態になる
までには、第1のトランスミッションゲート(5)およ
び、第2のトランスミッションゲート(6)の抵抗弁お
よび、第1のpch トランジスタ【1)のゲート容量
等の容量成分による時間差が生じるため、第1のpch
)う/ジスタ(1)と第1のnch トランジスタ(
2)が同時にオン状態となることがないため、出力信号
変化時に貫通電流は流れない。Next, when the input changes from ground potential to power supply potential, the second
The pch transistor (3) is off, and the second pch transistor (3) is off.
Since the transistor (4) is turned on, the first nch transistor (2) is turned off. At this time, by the time the first PCH transistor [1] turns on, the resistance valves of the first transmission gate (5) and the second transmission gate (6), and the first PCH transistor [1] ), a time difference occurs due to capacitance components such as gate capacitance, so the first pch
) U/transistor (1) and the first nch transistor (
2) are not turned on at the same time, no through current flows when the output signal changes.
ifc、この時第1のpchトランジスタ(1)のゲー
ト電極に印加される電位は急峻に変化せず、信号の立下
りに時間がかかるため、第1のpchトランジスタ(1
)のオン抵抗は、その信号変化に伴って小さくなる。そ
の結果、出力波形の立上シ時間も長くなり、出力波形の
リンギングも抑えることができる。ifc, at this time, the potential applied to the gate electrode of the first PCH transistor (1) does not change sharply and it takes time for the signal to fall.
) becomes smaller as the signal changes. As a result, the rise time of the output waveform becomes longer, and ringing of the output waveform can also be suppressed.
以上のようにこの発明によれば、トランスミッションゲ
ートを付加したので、信号変化時に流れる貫通電流を防
げると共に、出力波形のリンギングを抑えることができ
るという効果がある。As described above, according to the present invention, since a transmission gate is added, it is possible to prevent a through current from flowing when a signal changes, and also to suppress ringing of an output waveform.
第1図はこの発明の一実施例を示す出力バンファの回路
図、第2図は従来の出力バノファの回路図である。
図にかいて、 11) 、 (3)はpch トランジ
スタ、(2)。
(4)はnch トランジスタ、+5) 、 +6)は
トランスミッションゲート、 (71、<8)はインバ
ータを示す。
なお5図中、同一符号は同一、または相当部分を示す。FIG. 1 is a circuit diagram of an output bumper showing an embodiment of the present invention, and FIG. 2 is a circuit diagram of a conventional output bumper. In the figure, 11), (3) is a pch transistor, and (2). (4) is an nch transistor, +5) and +6) are transmission gates, and (71, <8) is an inverter. Note that in Figure 5, the same reference numerals indicate the same or equivalent parts.
Claims (1)
スタのゲート電極と電気的に接続されたゲート電極を持
つ第1のnchトランジスタ、各々のドレイン電極を相
互接続した第2のpchトランジスタおよび、nchト
ランジスタ、pchトランジスタおよび、nchトラン
ジスタのドレイン電極およびソース電極を各々相互接続
して構成された第1および第2のトランスミッションゲ
ートを有し、前記第1のpchトランジスタのドレイン
電極は第2のpchトランジスタのゲート電極に接続さ
れ、第1のnchトランジスタのドレイン電極は第2の
nchトランジスタのゲート電極に接続され、前記第1
のトランスミッションゲートの各ソース、ドレイン電極
は、それぞれ第1のpchトランジスタのドレイン電極
および第2のトランスミッションゲートのソース、ドレ
イン電極に接続され、前記第1のトランスミッションゲ
ートの各ゲート電極は前記第2のpchトランジスタお
よびnchトランジスタのドレイン電極に接続され、前
記第2のトランスミッションゲートの各ソースドレイン
電極はそれぞれ第1のnchトランジスタのドレイン電
極および、第1のトランスミッションゲートのソース、
ドレイン電極に接続され、前記第2のトランスミッショ
ンゲートの各ゲート電極は、前記第1のpchトランジ
スタおよびnchトランジスタのゲート電極に接続して
構成された事を特徴とする出力バッファ。a first pch transistor, a first nch transistor having a gate electrode electrically connected to the gate electrode of the first pch transistor, a second pch transistor whose respective drain electrodes are interconnected, and an nch transistor; It has a pch transistor and first and second transmission gates configured by interconnecting drain electrodes and source electrodes of the nch transistor, and the drain electrode of the first pch transistor is connected to the gate of the second pch transistor. the drain electrode of the first nch transistor is connected to the gate electrode of the second nch transistor;
Each source and drain electrode of the transmission gate is connected to the drain electrode of the first PCH transistor and the source and drain electrode of the second transmission gate, respectively, and each gate electrode of the first transmission gate is connected to the second transmission gate. connected to the drain electrodes of the pch transistor and the nch transistor, each source drain electrode of the second transmission gate is connected to the drain electrode of the first nch transistor and the source of the first transmission gate, respectively;
An output buffer, wherein the output buffer is connected to a drain electrode, and each gate electrode of the second transmission gate is connected to the gate electrode of the first PCH transistor and the NCH transistor.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1316015A JPH03175730A (en) | 1989-12-04 | 1989-12-04 | Output buffer |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1316015A JPH03175730A (en) | 1989-12-04 | 1989-12-04 | Output buffer |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03175730A true JPH03175730A (en) | 1991-07-30 |
Family
ID=18072301
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1316015A Pending JPH03175730A (en) | 1989-12-04 | 1989-12-04 | Output buffer |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH03175730A (en) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5751180A (en) * | 1996-09-03 | 1998-05-12 | Motorola, Inc. | Electrical device structure having reduced crowbar current and power consumption |
US5760620A (en) * | 1996-04-22 | 1998-06-02 | Quantum Effect Design, Inc. | CMOS limited-voltage-swing clock driver for reduced power driving high-frequency clocks |
US8221921B2 (en) | 2007-03-26 | 2012-07-17 | Sony Corporation | Non-aqueous electrolyte battery |
US8399127B2 (en) | 2007-02-20 | 2013-03-19 | Panasonic Corporation | Nonaqueous electrolyte secondary battery |
US8404377B2 (en) | 2006-04-28 | 2013-03-26 | Panasonic Corporation | Separator for use in non-aqueous electrolyte secondary battery and non-aqueous electrolyte secondary battery |
-
1989
- 1989-12-04 JP JP1316015A patent/JPH03175730A/en active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5760620A (en) * | 1996-04-22 | 1998-06-02 | Quantum Effect Design, Inc. | CMOS limited-voltage-swing clock driver for reduced power driving high-frequency clocks |
US5751180A (en) * | 1996-09-03 | 1998-05-12 | Motorola, Inc. | Electrical device structure having reduced crowbar current and power consumption |
US8404377B2 (en) | 2006-04-28 | 2013-03-26 | Panasonic Corporation | Separator for use in non-aqueous electrolyte secondary battery and non-aqueous electrolyte secondary battery |
US8399127B2 (en) | 2007-02-20 | 2013-03-19 | Panasonic Corporation | Nonaqueous electrolyte secondary battery |
US8221921B2 (en) | 2007-03-26 | 2012-07-17 | Sony Corporation | Non-aqueous electrolyte battery |
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