JPH0262113A - Buffer circuit - Google Patents
Buffer circuitInfo
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- JPH0262113A JPH0262113A JP63212406A JP21240688A JPH0262113A JP H0262113 A JPH0262113 A JP H0262113A JP 63212406 A JP63212406 A JP 63212406A JP 21240688 A JP21240688 A JP 21240688A JP H0262113 A JPH0262113 A JP H0262113A
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Abstract
Description
【発明の詳細な説明】
（概 要）
入力信号を波形整形して出力するバッファ回路に関し、
入力信号レベル変化時に出力側に直流バスが形成されて
貫通電流が流れるのを阻止することを目的とし、
Ｐチャネルトランジスタの一端に入力端子が供給される
とともに、第１のＮチャネルトランジスタの一端には第
２のＮチャネルトランジスタを介して該入力電圧が供給
され、該Ｐチャネルトランジスタおよび該第１．第２の
Ｎチャネルトランジスタの各ゲートには該入力電圧の反
転電圧が供給され、更に咳Ｐチャネルトランジスタおよ
び該第１のＮチャネルトランジスタの他端が共通接続さ
れて該接続点が出力端子となるように構成される。[Detailed Description of the Invention] (Summary) This invention relates to a buffer circuit that shapes the waveform of an input signal and outputs it.The purpose of this invention is to prevent the formation of a DC bus on the output side and the flow of through current when the input signal level changes. , an input terminal is supplied to one end of the P-channel transistor, the input voltage is supplied to one end of the first N-channel transistor via a second N-channel transistor, and the P-channel transistor and the first . An inverted voltage of the input voltage is supplied to each gate of the second N-channel transistor, and the other ends of the P-channel transistor and the first N-channel transistor are commonly connected, and the connection point becomes an output terminal. It is configured as follows.
本発明は入力信号を波形整形して出力するバッファ回路
に関し、特に入力信号レベル変化時に出力側に貫通電流
が流れるのを阻止するようにしたバッファ回路に関する
。The present invention relates to a buffer circuit that shapes the waveform of an input signal and outputs it, and particularly to a buffer circuit that prevents through current from flowing to the output side when the input signal level changes.
第４図は、従来技術としてのバッファ回路を例示するも
ので、ＰチャネルトランジスタＰ１“とＮチャネルトラ
ンジスタＮ１″とからなるＣＭＯＳインバータ１１に、
ＰチャネルトランジスタＰ２°とＮチャネルトランジス
タＮ２″とからなるＣＭＯＳインバータＩ２を縦続接続
することにより、入力信号Ｉが波形整形されてそのまま
出力信号テそしてとり出される。FIG. 4 shows an example of a buffer circuit as a conventional technique, in which a CMOS inverter 11 consisting of a P-channel transistor P1" and an N-channel transistor N1",
By cascade-connecting a CMOS inverter I2 consisting of a P-channel transistor P2° and an N-channel transistor N2'', the input signal I is waveform-shaped and taken out as an output signal.
かかるＣＭＯ３半導体装置は低消費電力であるのが特徴
であるが、その出力回路はＰＭＯ３ｌ−ランジスタとＮ
Ｍｏ５トランジスタとが対となって構成されるため、そ
の入力信号レベル変化点において電源−グラウンド間（
Ｖ ｏｏ Ｖ ｓｓ間）に直流バスが生じ、第５図に
示されるように、該人力信号１ （したがって出力信
号■）のレベル変化時おいて、該直流バスを通して流れ
る貫通電流１丁がピーク値を示す。特に後段のインバー
ター２の出力回路は、負荷側の配線容量などを考慮して
該出力回路を駆動するトランジスタの駆動能力が大きく
されており、このように該トランジスタの駆動能力が大
きくなるほど、該貫通電流も大となり、それだけ消費電
力の増大をもたらすという問題点があった。Such a CMO3 semiconductor device is characterized by low power consumption, but its output circuit consists of a PMO3l-transistor and an N
Since it is configured in a pair with Mo5 transistor, the power supply and ground (
A DC bus is generated between V oo V ss), and as shown in FIG. shows. In particular, in the output circuit of the inverter 2 in the latter stage, the driving ability of the transistor that drives the output circuit is increased in consideration of the wiring capacitance on the load side. There was a problem in that the current also increased, leading to an increase in power consumption.
〔発明が解決しようとする課題〕
本発明はかかる課題を解決するためになされたもので、
入力信号レベル変化時に、出力側に直流バスが形成され
て貫通電流が流れるのを阻止し、消費電力の低減化をは
かるようにしたものである。[Problem to be solved by the invention] The present invention has been made to solve the problem,
A DC bus is formed on the output side to prevent through current from flowing when the input signal level changes, thereby reducing power consumption.
〔課題を解決するための手段］
上記課題を解決するために本発明によれば、■）チャネ
ルトランジスタの一端に入力電圧が供給されるとともに
、第１のＮチャネルトランジスタの一端には第２のＮチ
ャネルトランジスタを介して該入力電圧が供給され、３
１ ｐチャネルＩ・ランジスタおよび該第１．第２のＮ
チャネルトランジスタの各ゲートには該入力電圧の反転
電圧が供給され、更に該Ｐチャネルトランジスタおよび
該第１のＮチャネルトランジスタの他端が共通接続され
て該接続点が出力端子とされるバッファ回路が提供され
る。[Means for Solving the Problems] In order to solve the above problems, according to the present invention, ■) An input voltage is supplied to one end of the channel transistor, and a second voltage is supplied to one end of the first N-channel transistor. The input voltage is supplied through an N-channel transistor, and 3
1 p-channel I transistor and the first. second N
A buffer circuit is provided in which an inverted voltage of the input voltage is supplied to each gate of the channel transistor, and the other ends of the P-channel transistor and the first N-channel transistor are commonly connected, and the connection point is an output terminal. provided.
〔作 用］
上記構成によれば、入力信号がロウレベルがらハイレベ
ルに変化した際は、その反転電圧が上記各トランジスタ
のゲートに印加されることにより、先ず該第２のＮチャ
ネルトランジスタがオフとなり、次いで該Ｐチャネルト
ランジスタがオンとなるとともに該第１のＮチャネルト
ランジスタがオフとなって該出力側に該ハイレベルの入
力信号が伝達される。[Function] According to the above configuration, when the input signal changes from a low level to a high level, the inverted voltage is applied to the gate of each of the transistors, so that the second N-channel transistor is first turned off. Then, the P-channel transistor is turned on and the first N-channel transistor is turned off, so that the high-level input signal is transmitted to the output side.
一方、該入力信号がハイレベルからロウレベルに変イヒ
した際は、その反転電圧が上記各トランジスタのゲート
に印加されることにより、先ず該第２のＮチャネルトラ
ンジスタがオンとなるが、その後該第１のＮチャネルト
ランジスタがオンとなるまでに該Ｐチャネルトランジス
タがオフとなり、該出力側にロウレベルの入力信号が伝
達される。On the other hand, when the input signal changes from high level to low level, the inverted voltage is applied to the gate of each transistor, first turning on the second N-channel transistor, and then turning on the second N-channel transistor. By the time the No. 1 N-channel transistor is turned on, the P-channel transistor is turned off, and a low-level input signal is transmitted to the output side.
このようにして該入力信号のレベル変化時において各ト
ランジスタが同時にオンとなるのを防ぎ、これによって
該各トランジスタを貫通する電流を最小限に抑制するこ
とができる。In this way, it is possible to prevent each transistor from turning on simultaneously when the level of the input signal changes, thereby minimizing the current passing through each transistor.
第１図は、本発明の１実施例としてのバッファ回路を示
すもので、Ｐチャネルトランジスタルｔの一端（ソース
側）に入力電圧Ｉが供給されるとともに、第１のＮチャ
ネルトランジスタＮ１の一端（ソース側）には第２のＮ
チャネルトランジスタＮ２を介して該入力電圧ｌが供給
され、該ＰチャネルトランジスタＰ１および該第１．第
２のＮチャネルトランジスタＮｌ、Ｎ２の各ゲートには
シ亥入力電圧Ｉの反転電圧ＴがインバータＩＮＶを介し
て供給され、更に該ＰチャネルトランジスタＰ１および
該第１のＮチャネルトランジスタＮ１の他端（ドレイン
側）が共通接続されて該接続点から出力電圧百がとり出
される。FIG. 1 shows a buffer circuit as an embodiment of the present invention, in which an input voltage I is supplied to one end (source side) of a P-channel transistor N1, and one end of a first N-channel transistor N1. (source side) has a second N
The input voltage l is supplied via the channel transistor N2, and the P-channel transistor P1 and the first . An inverted voltage T of the input voltage I is supplied to each gate of the second N-channel transistors Nl and N2 via an inverter INV, and the other terminals of the P-channel transistor P1 and the first N-channel transistor N1 (drain side) are commonly connected, and an output voltage of 100 is taken out from this connection point.
第２図は、上記第１図に示される各部における信号レベ
ルの変化を示すタイミング図であって、先ず入力信号電
圧■がロウレベルからハイレベルに変化した際は、イン
バータＩＮＶによって反転された信号電圧下がロウレベ
ルとなる（第２図■参照）。更に該Ｎチャネルトランジ
スタＮｌ、 Ｎ２の接続点ａの電位がロウレベルから
ハイレベル側に変化するとともに、先ず該トランジスタ
Ｎ２がオン状態からオフ状態になる（第２図■参照）。FIG. 2 is a timing chart showing changes in signal levels in each section shown in FIG. 1. First, when the input signal voltage ■ changes from low level to high level, the signal voltage The bottom is the low level (see Figure 2 ■). Further, the potential at the connection point a between the N-channel transistors Nl and N2 changes from low level to high level, and first, the transistor N2 changes from the on state to the off state (see FIG. 2).
次いで該反転電圧下のレベル変化および該接続点ａの電
位変化にもとづいて、該ＰチャネルトランジスタＰ１が
オン状態になるとともに該ＮチャネルトランジスタＮ１
がオフ状態となって該出力電圧−０７がロウレベルから
ハイレベルに変化する （第２図■、■参照）。Next, based on the level change under the inverted voltage and the potential change at the connection point a, the P-channel transistor P1 is turned on, and the N-channel transistor N1 is turned on.
turns off, and the output voltage -07 changes from low level to high level (see Figure 2).
次に該入力信号電圧がハイレベルからロウレベルに変化
した際は、該インバータＩＮＶによって反転された信号
電圧Ｔがハイレベルとなる（第２図■参照）。それによ
って先ずＮチャネルトランジスタＮ２がオフ状態からオ
ン状態になり該接続点ａの電位がハイレベルからロウレ
ベル側にｉ化する（第２図■参照）。そして該反転電圧
Ｔのレベル変化および該接続点ａの電位変化にもとづい
て、該ＰチャネルトランジスタＰ１がオフ状態になると
ともに該ＮチャネルトランジスタＮ１がオン状態となる
。この場合、該トランジスタＮ２を設けることによって
、１亥トランジスタＮ１がオンになるタイミングを遅ら
せ、該トランジスタＰ１は、ｇ亥トランジスタＮ２がオ
ンとなった後、Ｊ亥トランジスタＮ１がオンとなるまで
にはオフとなり、上記トランジスタＮｌ、Ｎ２がオンと
なることによって該出力電圧−〇−がハイレベルからロ
ウレベルに変化する（第２図■、■参照）。Next, when the input signal voltage changes from high level to low level, the signal voltage T inverted by the inverter INV becomes high level (see FIG. 2). As a result, the N-channel transistor N2 first changes from the off state to the on state, and the potential at the connection point a changes from a high level to a low level (see FIG. 2). Based on the level change of the inversion voltage T and the potential change of the connection point a, the P-channel transistor P1 is turned off and the N-channel transistor N1 is turned on. In this case, by providing the transistor N2, the timing at which the transistor N1 is turned on is delayed, and the transistor P1 is turned on after the transistor N2 is turned on and before the transistor N1 is turned on. When the transistors N1 and N2 are turned on, the output voltage -0- changes from high level to low level (see FIG. 2).
このようにして該入力信号のレベル変化時において上記
各トランジスタが同時にオン状態となるのを防ぎ、これ
によって該各トランジスタを貫通する電流１万を最小限
に抑制することができる。In this way, the transistors are prevented from turning on at the same time when the level of the input signal changes, and thereby the current flowing through each transistor can be suppressed to a minimum.
第３図は、上記第１図の回路によってえられる入力信号
レベル変化時の１−０特性およびＩ−Ｉ。FIG. 3 shows the 1-0 characteristic and I-I when the input signal level changes, obtained by the circuit shown in FIG. 1.
特性を示すもので、該入力信号レベル変化時の貫通電流
１石が殆ど流れなくなる。This shows the characteristic that almost no through current flows when the input signal level changes.
本発明によれば、入力信号レベル変化時に、電源−グラ
ウンド間のバスを通して流れる貫通電流を最小限に抑制
し、それによって消費電力の低減化を十分に図ることが
できるので、特にＣＭＯＳゲートアレイなどに好適なバ
ッファ回路をうることかできる。According to the present invention, when the input signal level changes, the through current flowing through the bus between the power supply and the ground can be suppressed to a minimum, thereby sufficiently reducing power consumption. A suitable buffer circuit can be used.
第１図は本発明の１実施例としてのバッファ回路を示す
図、
第２図は、第１図の回路において入力信号レベルが変化
した際の各部の電位変化を示すタイミング図、
第３図は、第１図の回路における入力信号レベル変化時
の特性図、
第４図は、従来技術としてのバッファ・回路を例示する
図、
第５図は、第４図の回路における人力信号レベル変化時
の特性図である。
（符号の説明）
Ｎｌ、 Ｎ２． Ｎｌ’、 Ｎ２’： Ｎチャネルトラ
ンジスタ、Ｐｉ、 Ｐｉ”、ｌ’２’： Ｐチャネ
ルトランジスタ、ＴＮＶ ： インバータ
。FIG. 1 is a diagram showing a buffer circuit as an embodiment of the present invention, FIG. 2 is a timing diagram showing potential changes in various parts when the input signal level changes in the circuit of FIG. 1, and FIG. , a characteristic diagram when the input signal level changes in the circuit of FIG. 1, FIG. 4 is a diagram illustrating a buffer circuit as a conventional technology, and FIG. 5 shows a characteristic diagram when the input signal level changes in the circuit of FIG. 4. It is a characteristic diagram. (Explanation of symbols) Nl, N2. Nl', N2': N-channel transistor, Pi, Pi", l'2': P-channel transistor, TNV: inverter.
Claims (1)
れるとともに、第１のＮチャネルトランジスタの一端に
は第２のＮチャネルトランジスタを介して該入力電圧が
供給され、該Ｐチャネルトランジスタおよび該第１、第
２のＮチャネルトランジスタの各ゲートには該入力電圧
の反転電圧が供給され、更に該Ｐチャネルトランジスタ
および該第１のＮチャネルトランジスタの他端が共通接
続されて該接続点が出力端子とされることを特徴とする
バッファ回路。1. An input voltage is supplied to one end of the P-channel transistor, and the input voltage is supplied to one end of the first N-channel transistor via a second N-channel transistor, and the input voltage is supplied to one end of the P-channel transistor and the first N-channel transistor. , an inverted voltage of the input voltage is supplied to each gate of the second N-channel transistor, and the other ends of the P-channel transistor and the first N-channel transistor are commonly connected, and the connection point is an output terminal. A buffer circuit characterized in that:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63212406A JPH0262113A (en) | 1988-08-29 | 1988-08-29 | Buffer circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63212406A JPH0262113A (en) | 1988-08-29 | 1988-08-29 | Buffer circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0262113A true JPH0262113A (en) | 1990-03-02 |
Family
ID=16622059
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63212406A Pending JPH0262113A (en) | 1988-08-29 | 1988-08-29 | Buffer circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0262113A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5670899A (en) * | 1994-11-21 | 1997-09-23 | Yamaha Corporation | Logic circuit controlled by a plurality of clock signals |
| US6046607A (en) * | 1994-11-21 | 2000-04-04 | Yamaha Corporation | Logic circuit controlled by a plurality of clock signals |
-
1988
- 1988-08-29 JP JP63212406A patent/JPH0262113A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5670899A (en) * | 1994-11-21 | 1997-09-23 | Yamaha Corporation | Logic circuit controlled by a plurality of clock signals |
| US6046607A (en) * | 1994-11-21 | 2000-04-04 | Yamaha Corporation | Logic circuit controlled by a plurality of clock signals |
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