Claims (4)
구형 캐패시터를 구비하고 있는 반도체 기억장치에 있어서, 제 1 도전형인 반도체층(21), 제 2 도전형으로서 상기 반도체층(21)의 표면층에 선택적오로 매설되어 있는 웰 영역(22)의 표면으로부터 상기 반도체층(21)의 중간에 걸쳐서 형성되어 있는 골(26a, 26b), 골(26a, 26b)의 내면에 있는 웰영역 (22) 및 반도체층(21)에 형성되어 있는 제 2 도전형 불순물 확산영역(27a, 27b), 골(26a, 26b)의 내면에 있는 제 2 도전형 불순물확산 영역(27a, 27b)보다 접합깊이가 얕게 형성되어 있는 제 1 도전형 불순물 확산영역(28a, 28b), 캐패시터용 절연막(31a, 31b)을 매개하여 상기한 골(26a, 26b)의 내면으로부터 최소한 개구부 주변에까지 설치되어 있는 전극(30)등을 구비하고, 상기한 전극(30)울 제 1 캐패시터 전극으로 사용하고, 제 1 도전형 불순물확산영역(28a, 28b)을 제 2 캐패시터 전극으로 사용하는 것을 특징으로 하는 반도체 기억장치.In a semiconductor memory device having a spherical capacitor, the semiconductor layer 21 of the first conductivity type and the surface of the well region 22 selectively embedded in the surface layer of the semiconductor layer 21 as the second conductivity type are described above. Diffusion of the second conductivity type impurity formed in the valleys 26a and 26b formed over the middle of the semiconductor layer 21, the well region 22 in the inner surface of the valleys 26a and 26b and the semiconductor layer 21. The first conductivity type impurity diffusion regions 28a and 28b having a shallower junction depth than the second conductivity type impurity diffusion regions 27a and 27b on the inner surfaces of the regions 27a and 27b and the valleys 26a and 26b, An electrode 30 provided from the inner surfaces of the valleys 26a and 26b to at least the periphery of the opening via the capacitor insulating films 31a and 31b, and the electrode 30 as the first capacitor electrode. Using the first conductivity type impurity diffusion regions 28a and 28b as the second capacitor electrode. A semiconductor memory device characterized in that it is used.
제 1 항에 있어서, 반도체층(21)과 웰 영역(22), 제 2 도전형의 불순물확산영역(27a, 27b), 제 1 도전형의 불순물확산영역(28a, 28b)등의 농도를 각각 n1, n2, n3 및 n4로 표시한다면, 그들의 농도 관계가 n1＜n2n3＜n4로 되는 것을 특징으로 하는 반도체 기억장치.The concentration of the semiconductor layer 21, the well region 22, the impurity diffusion regions 27a and 27b of the second conductivity type, the impurity diffusion regions 28a and 28b of the first conductivity type, and the like, respectively. If expressed as n1, n2, n3 and n4, their concentration relation is n1 <n2 and n3 < n4.
제 1 항에 있어서, 구형 캐패시터의 제 2 도전형과 제 1 도전형으 불순물확산영역(27a,27b,28a,28b)이 2중확산법에 의해서 형성되는 것을 특징으로 하는 반도체 기억장치.2. The semiconductor memory device according to claim 1, wherein the impurity diffusion regions (27a, 27b, 28a, 28b) of the second capacitor and the first conductivity type of the spherical capacitor are formed by a double diffusion method.
제 1 항에 있어서, 제 2 도전형인 웰 영역(22)의 표면에 상호 전기적으로 분리되어서 설치된 제 1 도전형의 소스영역과 드레인영역(36a,37a,36b,37b), 최소한 상기 소스영역과 드레인 영역(36a,37a,36b,37b)간을 포함하게되는 웰 영역(22)에 게이트 절연막(38a, 38b)을 매개하여서 설치되어진 전극(39a, 39b)등으로 구성되는 전승 트랜지스터(35a, 35b)를 구비하고, 상기한 소스영역과 드레인 영역(36a,37a,36b,37b)의 한쪽이 구형 캐패시터의 제 1 도전형 불순물확산영역(28a, 28b)에 접속되고 다른 한쪽이 비트선(42)과 접속되는 것을 특징으로 하는 반도체 기억장치2. The source and drain regions 36a, 37a, 36b, and 37b of the first conductivity type, which are provided on the surface of the well region 22 of the second conductivity type, and are electrically separated from each other. The transfer transistors 35a and 35b constituted by the electrodes 39a and 39b provided in the well region 22 including the regions 36a, 37a, 36b and 37b via the gate insulating films 38a and 38b. And one side of the source region and the drain region 36a, 37a, 36b, 37b is connected to the first conductivity type impurity diffusion regions 28a, 28b of the spherical capacitor, and the other is connected to the bit line 42. Semiconductor memory device characterized in that the connection
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.