Claims (22)
반도체 메모리는, 각각 선택 단자와 출력 단자를 가지며, 마트릭스로 배치 되여진 다수개의 메모리 셀과, 각 메모리 셀열에 대해서 설치되여, 각각 다수개의 메모리 셀의 선택 단자가 결합된 다수개의 워드선과 각 메모리 셀행에 대해 설치되고 각각 다수개의 메모리 셀의 출력 단자가 결합된 다수개의 데이터선을 갖는 메모리 셀 어레이와 상기 각 워드선의 일단에 각각 결합되는 다수개의 출력 단자를 가지며, 다수개의 메모리 셀 열중의 1개의 메모리 셀 열을 선택하기 위한 선택 신호를 형성하는 선택회로와, 각 메모리 셀 행에 대해 각각 설치되고, 메모리 셀행에 대해서 설치된 데이터선이 결합되는 입출력 단자와 제어 단자와를 갖은 다수개의 센스 앰프와, 상기 각 센스 앰프의 각각의 동작이 서로 다른 타이밍으로 개시되도록 상기 각 센스 앰프의 각각의 제어 단자에 제어신호를 제공하는 제어수단을 구비한다.The semiconductor memory has a plurality of memory cells each having a selection terminal and an output terminal, arranged in a matrix, and provided for each memory cell row, and a plurality of word lines and each memory in which the selection terminals of the plurality of memory cells are combined, respectively. A memory cell array having a plurality of data lines provided for a cell row and each having output terminals of a plurality of memory cells coupled thereto, and having a plurality of output terminals respectively coupled to one end of each word line, one of the plurality of memory cell columns A selection circuit for forming a selection signal for selecting a memory cell column, a plurality of sense amplifiers each having an input / output terminal and a control terminal which are provided for each memory cell row and to which data lines provided for the memory cell row are coupled; Operation of each sense amplifier such that each operation of the sense amplifiers is started at different timings. And a control means for providing a control signal to each of the control terminal.
특허청구범위 제1항의 반도체 메모리에 있어서, 상기 제어수단은, 상기 선택회로의 출력 단자에 대해서 물리적으로 가까운 위치에 형성된 메모리 셀행에 대응하여된 센스 앰프로부터 상기출력단자에 대해서 물리적으로 먼 위치에 형성된 메모리 셀행에 대응하여된 센스 앰프에로 점차 제어신호를 출력하고, 이로 인해서, 상기 선택회로의 출력 단자에 대해서 물리적으로 가까운 위치에 형성된 메모리 셀행과 대응하여서된 센스 앰프로부터 상기 출력 단자에 대해서 물리적으로 먼 위치에 형성된 메모리 셀행에 대응하여 된센스 앰프에로 점차 센스 앰프의 동작이 개시된다.In the semiconductor memory according to claim 1, the control means is formed at a position physically remote from the sense amplifier corresponding to the memory cell row formed at a position physically close to the output terminal of the selection circuit. A control signal is gradually output to the sense amplifiers corresponding to the memory cell rows, whereby physically from the sense amplifiers corresponding to the memory cell rows formed at positions physically close to the output terminals of the selection circuits. The operation of the sense amplifier is gradually started to the sense amplifier corresponding to the memory cell row formed at a distant position.
특허청구범위 제2항의 반도체 메모리에 있어서, 상기 제어수단은 센스 앰프 제어신호를 형성하는 제어회로와 상기 센스 앰프 제어신호를 받아서, 각각 서로 다른 지연시간의 제어신호를 출력하는 지연회로를 구비하며, 이로 인해서, 상기 선택회로의 출력 단자에 대해서 물리적으로 가까운 위치에 형성된 메모리 셀행에 대응하여서 된센스 앰프로부터, 상기 출력 단자에 대해서 물리적으로 먼 위치에 형성된 메모리 셀행에 대응하여서 된센스 앰프에로 점차 제어신호가 상기 지연 회로로부터 출력된다.In the semiconductor memory according to claim 2, the control means includes a control circuit for forming a sense amplifier control signal and a delay circuit for receiving the sense amplifier control signal and outputting control signals having different delay times, respectively. As a result, the control is gradually controlled from the sense amplifier corresponding to the memory cell row formed at a position physically close to the output terminal of the selection circuit to the sense amplifier corresponding to the memory cell row formed at a position physically far from the output terminal. A signal is output from the delay circuit.
특허청구범위 제3항의 반도체 메모리에 있어서, 상기 지연회로는 다수개의 출력 단자를 갖은 상기워드선과 평행으로 형성되여차, 지연선에 의해서 구성되고, 상기 선택회로가 설치된 일변측으로부터 상기 지연선에 센스 앰프 제어신호가 인가 되고, 이로 인해서, 상기 센스 앰프의 각각에 공급되는 각각 서로 다른 지연시간의 제어신호가 상기 지연선의 출력 단자로부터 뽑아내어 진다.In the semiconductor memory according to claim 3, the delay circuit is formed in parallel with the word line having a plurality of output terminals, and is formed by a delay line, and a sense amplifier is provided on the delay line from one side of the selection circuit. A control signal is applied, whereby a control signal of a different delay time supplied to each of the sense amplifiers is extracted from the output terminal of the delay line.
특허청구범위 제4항의 반도체 메모리에 있어서, 상기 지연선을 형성하여지는 도전체층의 재료는, 상기 워드선을 형성하여지는 도전체층의 재료와 실질적으로 동일하게 되고, 이로 인해서, 지연선이 갖는 지연시간과 워드선이 갖은 지연시간이 실질적으로 동일하게 된다.In the semiconductor memory according to claim 4, the material of the conductor layer forming the delay line is substantially the same as the material of the conductor layer forming the word line, whereby the delay of the delay line The delay time between the time and the word line becomes substantially the same.
특허청구범위 제4항의 반도체 메모리에 있어서, 상기 각 센스 앰프의 각각은 대응하는 데이터선이 결해되는 한쪽의 입출력 단자와, 기준 전압이 공급되는 다른 쪽의 입출력 단자와를 가지며, 제어 단자에 공급되는 제어 신호에 의해서 그 동작이 제어 되어지는 차동 증폭 회로를 함유하며, 제어신호가 제어단자에 공급되는 것에 응답해서, 처동 증폭회로는 메모리 셀으로부터의 신호 전위와 기준 전압과의 사이에 전위차를 증폭하는 것과 같은 정귀환 동작을 시작한다.In the semiconductor memory according to claim 4, each of the sense amplifiers has one input / output terminal to which a corresponding data line is connected, and the other input / output terminal to which a reference voltage is supplied, and is supplied to a control terminal. And a differential amplifier circuit whose operation is controlled by a control signal, and in response to the control signal being supplied to the control terminal, the behavior amplifier circuit amplifies the potential difference between the signal potential from the memory cell and the reference voltage. Initiate a positive feedback operation such as
특허청구범위 제6항의 반도체 메모리에 있어서, 상기 차동 증폭 회로는, 한쪽의 입출력 단자에 그 게이트 전극이 결합되여 다른쪽의 입출력 단자에 그 드레인 전극이 결합된 제 1 MOSFET와 상기 한쪽의 입출력단자에 그 드레인 전극이 결합되고, 상기 다른쪽 입출력단자에 그 게이트 전극이 결합된 제2MOSFET와 상기 제어 단자가 결합된 제어 전극을 가지며, 상기 제 1MOSFET 및 제2MOSFET의 소오스 전극과 회로의 접지 전위점과의 사이에 설치된 가변 인피턴스 소자로서 되었다.In the semiconductor memory according to claim 6, the differential amplifier circuit includes a first MOSFET having a gate electrode coupled to one input / output terminal and a drain electrode coupled to the other input / output terminal and the one input / output terminal. The drain electrode is coupled, and has a second MOSFET coupled to the other input and output terminals and a control electrode coupled to the control terminal, and a source electrode of the first and second MOSFETs and a ground potential point of the circuit. It became a variable inductance element provided in between.
특허청구범위 제7항의 반도체 메모리에 있어서, 상기 다수개의 메모리 셀의 각각은 워드선에 그 게이트 전극이 결합되어 데이터선에, 그 한쪽의 입출력 전극이 결합된 어드레스 선택용 MOSFET와 상기 어드레스 선택용 MOSFET의 다른 쪽의 입출력 전극에 결합된 정보 축적용 캐파시터에 의해서 구성된다.8. The semiconductor memory according to claim 7, wherein each of the plurality of memory cells has an address selection MOSFET having a gate line coupled to a word line, and one input / output electrode coupled to a data line, and the address selection MOSFET. And an information storage capacitor coupled to the input / output electrode on the other side.
특허청구범위 제8항의 반도체 메모리에는 그 위에 상기 다수개의 데이터선을 프리챠지하기 위한 프리챠지 소자와, 상기 지연에 설치된 리셋트용 MOSFET와를 함유하고, 이로 인해서, 데이터선을 프리챠지하고 있는 사이, 각 센스 앰프 내의 가변 임피턴스 소자가 리셋트용 MOSFET에 의해서 높은 임피탄스 상태로 된다.The semiconductor memory of claim 8 includes a precharge element for precharging the plurality of data lines thereon, and a reset MOSFET provided in the delay, whereby the data line is precharged, The variable impedance element in each sense amplifier is brought into a high impedance state by the reset MOSFET.
포울디드 비드라인 배열 반도체 메모리는 각각 선택 단자와 입출력 단자와를 갖은 다수개의 메모리셀및 더미셀과, 메모리셀의 각각의 선택 단자가 결합된 다수개의 워드선과 더미셀의 각각의 선택단자와 결합된 다수개의 더미워드선과, 메모리셀 및 더미셀의 각각의 입출력 단자가 결합된 다수개의 상보 데이터 선대와를 가진 메모리 어레이와 상기워드선 및 더미워드선의 각각의 일단에 각각 결합되는 다수개의 출력 단자를 가지며, 다수개의 워드선 중의 1개와 이에 대응한 1개의 더미 워드선과를 선택하기 위한 선택 신호를 형성하는 선택 회로와, 상기 각 상보 데이터선 대의 각각에 결합된 1대의 입출력단자와 제어단자와를 가지며, 메모리 셀로부터의 신호 전위와 더미셀로부터의 기준 전위와의 사이의 전위차를 증폭하는 데의 다수개의 센스 앰프와, 상기 각 센스 앰프의 각각의 동작이 서로 다른 타이밍으로 시작되도록 상기 각 센스 앰프의 각각의 제어단자에 제어신호를 공급하는 제어수단으로서 구성된다.The FOLDED bead line array semiconductor memory includes a plurality of memory cells and dummy cells each having a selection terminal and an input / output terminal, and a plurality of word lines and respective selection terminals of each of the selection cells of the memory cells are coupled. A memory array having a plurality of dummy word lines, a plurality of complementary data lines coupled to respective memory cells and input / output terminals of the dummy cells, and a plurality of output terminals respectively coupled to one ends of the word lines and the dummy word lines, respectively. A selection circuit for forming a selection signal for selecting one of the plurality of word lines and one dummy word line corresponding thereto, and one input / output terminal and a control terminal coupled to each of the complementary data line bands; Multiple sense amplifiers for amplifying the potential difference between the signal potential from the memory cell and the reference potential from the dummy cell And control means for supplying a control signal to each control terminal of each sense amplifier so that each operation of each sense amplifier starts at a different timing.
특허청구범위 제10항의 반도체 메모리에 있어서, 상기 제어수단을 상기 선택회로의 출력단자에 대하여, 물리적으로 가까운 위치에 설치된 상보 데이터 선대에 결합되여진 센스 앰프로부터 상기 출력단자에 대해서 물리적으로 먼 위치에 설치된 상보 데이터 선대에 결합되여진 센스 앰프로 점차 제어신호를 출력하며, 이로 인해서, 상기 출력단자에 대해서 물리적으로 가까운 위치에 설치된 상보 데이터 선대에 결합되여 진센스 앰프로부터 상기 출력단자에 대해서 물리적으로 먼 위치에 설치된 상보 데이터선대에 결합되여진 센스엠프에로 점차 센스 앰프의 동작이 시작된다.A semiconductor memory according to claim 10, wherein the control means is located at a position physically remote from the sense amplifier coupled to a complementary data fleet provided at a position physically close to the output terminal of the selection circuit. The control signal is gradually output to the sense amplifier coupled to the installed complementary data fleet, thereby being coupled to the complementary data fleet physically located close to the output terminal and physically distant from the output terminal. The sense amplifier is gradually started to operate on the sense amplifier coupled to the complementary data line installed at the position.
특허청구범위 제11항의 반도체 메모리에 있어서, 상기 제어수단은 센스 앰프 제어신호를 형성하는 제어회로와 상기 센스 앰프 제어신호를 받아서, 각각 서로 다른 지연시간의 제어신호를 출력하는 지연회로와 를 갖추고, 이로 인하여, 상기 선택 회로의 출력 단자에 대해서, 물리적으로 가까운 위치에 설치된 상보 데이터선대 에결합되여진 센스 앰프로부터 상기출력단자에 대해서 물리적으로 먼 위치에 설치된 상보 데이터 선대에 결합되여진 센스 앰프에로 점차 제어신호가 상기 지연회로로부터 출력된다.The semiconductor memory according to claim 11, wherein the control means includes a control circuit for forming a sense amplifier control signal and a delay circuit for receiving the sense amplifier control signal and outputting control signals having different delay times, respectively. Thus, from the sense amplifier coupled to the complementary data line installed at a position physically close to the output terminal of the selection circuit, the sense amplifier coupled to the complementary data line installed at a position physically remote from the output terminal. Gradually a control signal is output from the delay circuit.
특허청구범위 제12항의 반도체 메모리에 있어서, 상기 지연 회로는, 다수개의 출력 단자를 가지며, 상기 워드선과 평행으로 형성되여진 지연선에 의해서 구성되고, 상기 선택회로가 설치된 일변쪽에서 상기 지연선에 센스 앰프 제어신호가 인가 되며, 이로 인해서, 상기 센스 앰프의 각각에 공급되는 각각 서로 다른 지연 시간의 제어신호가 상기 지연선의 출력단자로부터 뽑아내어진다.The semiconductor memory according to claim 12, wherein the delay circuit is composed of a delay line having a plurality of output terminals and formed in parallel with the word line, and has a sense amplifier at the delay line on one side where the selection circuit is provided. A control signal is applied, whereby a control signal of a different delay time supplied to each of the sense amplifiers is extracted from the output terminal of the delay line.
특허청구범위 제13항의 반도체 메모리에 있어서, 상기 지연선을 형성하는 도전체 층의 재료는, 상기 워드선을 형성해서된 도전체층의 재료와 실질적으로 일하게되고, 이로 인해서 지연선이 갖는 지연시간과 워드선이 지연시간과 실질적으로 동일하게 된다.In the semiconductor memory of claim 13, the material of the conductor layer forming the delay line is substantially the same as the material of the conductor layer forming the word line, and thus the delay time of the delay line. And word lines become substantially equal to the delay time.
특허청구범위 제13항의 반도체 메모리에 있어서, 상기 각 센스 앰프의 각각은 상보데이터 선대중의 한쪽의 데이터선에, 그 게이트 전극이 결합되고, 다른쪽의 데이터선에 그 드레인 전극이 결합되는 제1MOSFET과 상기 다른 쪽의 데이터선에 그 게이트 전극이 결합되며, 상기 한쪽의 데이터선에 그 드레인 전극이 결합되는 제2MOSET과 상기 제1MOSFET및 제2MOSFET의 소오스 전극과 회로의 접지 전위점과의 사이에 설치된 제어신호에 의해서 그 동작이 제어되는 가변 임피탄스소자로서 된다.In the semiconductor memory according to claim 13, each of the sense amplifiers comprises: a first MOSFET having a gate electrode coupled to one data line of a complementary data line and a drain electrode coupled to the other data line; And a gate electrode coupled to the other data line, and having a drain electrode coupled to the one data line, between a source electrode of the first MOSFET and the second MOSFET and a ground potential point of the circuit. It becomes a variable impedance element whose operation is controlled by a control signal.
특허청구범위 제15항의 반도체 메모리에 있어서, 상기 가변 임피탄스 소자는 상기 제1MOSFET 및 제2MOSFET의 소오스 전극에 한쪽의 입출력 전극이 결합되고, 상기회로의 접지 전위점에 다른 쪽의 입출력 전극이 결합되여, 상기 제어 신호가 그 게이트 전극에 동급되는 제3MOSFET에 의해서 구성된다.In the semiconductor memory of claim 15, wherein the variable impedance element has one input / output electrode coupled to the source electrodes of the first MOSFET and the second MOSFET, and the other input / output electrode coupled to the ground potential point of the circuit. The control signal is constituted by a third MOSFET which is equivalent to its gate electrode.
특허청구범위 제16항의 반도체 메모리에 있어서, 상기 다수개의 메모리 셀의 각각은 워드선에 그 게이트 전극이 결합되고, 그 한쪽의 입출력 전극이 상대쪽 데이터 선대의 어느 한쪽에 결합된 어드레스 선택용MOSFET와 상기 어드레스 선택용 MOSFET의 다른쪽의 입출력 전극에 결합된 정보 축적용 캐파시터와에 의해서 구성된다.16. The semiconductor memory according to claim 16, wherein each of the plurality of memory cells includes an address selection MOSFET having a gate electrode coupled to a word line, and one input / output electrode coupled to one of the opposing data lines. And an information storage capacitor coupled to the other input / output electrode of the address selection MOSFET.
특허청구범위 제17항의 반도체 메모리에 있어서, 상기 워드선은 도전성 폴리 실리콘층을 함유한 도전체층에 의해서 구성되고, 상기 지연선은 도전성 폴리 실리콘층을 함유한 도전체층에 의하여 구성된다.In the semiconductor memory of claim 17, the word line is constituted by a conductor layer containing a conductive polysilicon layer, and the delay line is constituted by a conductor layer containing a conductive polysilicon layer.
특허청구범위 제18항의 반도체 메모리에 있어서, 상기 워드선은 메모리 셀내의 어드레스 선택용 MOSFET의 게이트 전극과 일체적으로 형성된 도전성 폴리 실리콘층을 함유한 도전체층에 의해서 구성되고, 상기 지연선은 센스 앰프내의 제 3MOSFET의 게이트 전극과 일체적으로 형성된 도전성 폴리 실리콘층을 함유한 도전체층에 의하여 구성된다.The semiconductor memory according to claim 18, wherein the word line is constituted by a conductor layer containing a conductive polysilicon layer formed integrally with a gate electrode of a MOSFET for address selection in a memory cell, and the delay line is a sense amplifier. And a conductive layer containing a conductive polysilicon layer formed integrally with the gate electrode of the third MOSFET in the substrate.
특허청구범위 제15항의 반도체 메모리에 있어서, 상기 가변 임피탄스 소자는 비교적 그 콘닥탄스 특성이 적은 수치로 설정된 제4MOSFET와 비교적 그 콘닥탄스 특성이 큰 수치로 설정되며, 상기 제 4MOSFET에 비하여 지연되여 도전 상태로 되는 제 MOSFET가 병열로 접속되여 구성된다.In the semiconductor memory according to claim 15, the variable impedance element has a fourth MOSFET set to a value having a relatively low conductance characteristic, and a comparatively high conductance characteristic, and is delayed compared to the fourth MOSFET. The MOSFETs to be in a state are connected in parallel to each other.
특허청구 범위 제11항의 반도체 메모리는 그 외에 컴먼데이터 선대와, 상기 선택회로로부터 출력된 선택신호에 따라서, 상기 다수개의 상보 데이터선 대신호에 따라서, 상기 다수개의 상보 데이터선 대중의 1대의 상보 데이터 선대를 상기 컴먼 데이터 선내에 결합되는 스위치 회로를 함유한다.The semiconductor memory according to claim 11 further comprises one complementary data of the plurality of complementary data lines in accordance with the common data generation band and the plurality of complementary data line support signals in accordance with the selection signal output from the selection circuit. And a switch circuit coupled to the common data line.
특허청구범위 제21항의 반도체 메모리에 있어서, 상기 선택회로는 외부로부터 시분 활적으로 공급되는 2조의 어드레스 신호를 거두어서 워드선에 공급하기 위한 선택신호와 상기 스위치회로에 공급하기 위한 선택신호를 형성한다.In the semiconductor memory according to claim 21, the selection circuit collects two sets of address signals supplied in time and time from the outside, and forms a selection signal for supplying to a word line and a selection signal for supplying to the switch circuit. .
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.