KR840002173A - 적응 a/d컨버터방법과 시스템 - Google Patents

Abstract

내용 없음

Description

적응 A/D컨버터방법과 시스템

본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음

제1도는 본 발명의 양호한 실시예에 따른 A/D(Analoy to digital)컨버터 시스템의 전기적 블록다이어그램.

Claims (15)

1. 아날로그 신호의 주어진 시간길이내에서 발생하는 진폭과 평균직류레벨중의 한쪽 또는 양자를 평가하는 방법에 있어서, 그 평가는 아날로그 신호가 인가된 A/D컨버터의 응답 범위에 대한 고저 한계로 이루어지고, 그방법은 일련의 디지털 워어드 내에 A/D컨버터의 한계치중의 하나로 나타나는 디지털 워어드 값의 발생이 주어진 시간길이를 거치는 검출의 단계를 포함하며, 일련의 디지털 워어드는 주어진 시간 길이를 거친 A/D후컨버터에 의해 발생된다.

   여기서 검출단계의 개선점은 다음을 포함한다. 일련의 워어드내에서의 검출은, (ⅰ) 최초치(all I'S)인 주어진 디지털 워어드수의 제일발생은, A/D컨버터 응답 범위의 고한계로 나타나고, (ⅱ) 둘째치(all O'S)인 주어진 디지털 워어드수의 제이발생은, A/D컨버터 응답범위의 저한계로 나타난다. 그렇게 함으로써 주어진 시간길이의 끝점에서는 아날로그 신호의 평가를제공하는 제일, 제이 발생이 검출되는 것을 특징으로 한 방법.
2. 제1항에 있어서, 검출단계내에서 디지털 워어드의 첫째수가 제일 임계치와 같거나 초과하고 디지털 워어드의 둘째수는 제이 임계치와 같거나 초과하는 것을 특징으로 한 방법.
3. 제1항 또는 제2항에 있어서, 검출단계내에서 다음의 발생단계가 포함되는 것을 특징으로 한 방법.

   (ⅰ) 각각의 제일 및 제이 신호(HP,)중의 하나는 제일 발생과 신호의 부재(不在)를 일으키고, (ⅱ) 각각의 제삼 및 제사신호(LP,)는 제이발생과 신호의 부재를 일으킨다.
4. 제3항에 있어서 검출단계내에서, (ⅰ) 최초치인 워어드수는 제일 카운트구성하고, (ⅱ) 둘째치인 워어드수는 제이 카운트를 구성하고 신호발생단계는 각각의 제일, 제이 임계에서 제일, 제이 카운트의 비교를 포함하는 것을 특징으로 한 방법.
5. 제1항 내지 제4항의 한방법에 있어서, 수신된 입력 아날로그 신호는 시간길이와 같은 일련의(burst)바스트를 포함하고, 각 바스트의 시간길이는 주어진 시간길이에서 동일한 것을 특징으로 한 방법.
6. 항4내지 제4항의 어느 한 방법에 있어서, 수신된 입력 아날로그 신호는 연속적으로 발생하고, 주어진 워어드수를 발생하기 위해 A/D컨버터에 의해 요구되는 시간길이에 의해 측정되는 것을 특징으로 한 방법.
7. 제1항 내지 제6항의 어느 한 방법에 있어서, 평가된 아날로그 신호의 진폭을 조정하기 위해 확장되었고, 그 평가된 아날로그 신호는 조정가능한 이득과 함께 수신된 아날로그 입력신호(70에서)가 증폭의 단계를 유도하고, 디지털 워어드의 값에 따른 증폭의 단계내에 조정한 이득의 단계를 포함하고, 여기서 조정한 증폭기 이득의 단계는 다음을 포함한다.

   (ⅰ) 디지털 워어드의 제일, 제이 주어진 수양자의 발생에 응답하여 이득이 감소하고 (ⅱ) 디지털 워어드의 제일, 제이 주어진 수 양자의 부재에 내에서 이득이 증가하는 것을 특징으로 하는 방법.
8. 제1항 내지 제7항의 어느 한 방법에 있어서, 평가된 아날로그 신호의 평균 직류 레벨을 조정하기 위해 확장되었고, 그 평가된 신호는 디지털 워어드의 값에 따른 수신된 아날로그 입력신호(70에서)의 조정단계에 의해 유도되고, 여기서 그 조정의 단계는 다음을 포함한다.

   (ⅰ) 디지털 워어드의 주어진 제일수의 발생 및 제어수의 부재에 응답하여 증폭된 아날로그 신호의 평균직류레벨은 감소하고, (ⅱ) 디지털 워어드의 제이수의 발생 및 제일수의 부재에 응답하여 증폭된 아날로그 신호의 평균직류레벨이 증가하는 것을 특징으로 하는 방법.
9. A/D컨버터의 입력범위의 저, 고 한계에 관하여 수신된(70에서) 입력 아날로그 신호의 진폭과 평균레벨 중의 한쪽 또는 양자를 조정하기 위한 시스템(제1도) 여기서 그 시스템은 다음을 포함한다. 시스템에 인가된 입력 아날로그 신호를 증폭하기 위한 그리고, A/D컨버터 입력(14)에 인가된 아날로그 신호를 조정하기 위한 조절단자부(68의 C, 또는 80의 +)를 가지기 위해 제일부(72,68,76,80)를 포함하고 여기서 A/D컨버터는 컨버터 입력에 인가된 증폭신호의 샘플함수인 연속 디지털 출력 워어드 값을 출력(16)에 발생하기 위한 제일부에서 증폭신호에 응답하는 것을 포함하고, 여기서 증폭부인 조절단자부 및 A/D컨버터 사이에 결합된 검출부(18,40,542,20,46,42; 50-56,64,66)가 포함되어 있다. 여기서 개선점은 다음을 포함한다. 검출부는 제일, 제이 발생을 표시하는 각각의 콘트롤 신호(HP,LP)를 발생하기 위한, 주어진 제일, 제이의 수에 도달하는 제일, 제이 카운트 양자에 응답하는 각각의 제일, 제이 디지털 워어드 값의 제일, 제이 카운트를 하기 위한 부(18,40,42; 20,46,48)를 포함하고, 콘트롤부(50-56, 64,66,8)가 콘트롤 단자부에 인가 하기 위한 콘트롤 신호를 발생하기 위해 발생직후 신호에 응답하는 증폭부 검출부 및 콘트롤 단자부 사이에 결합된 것을 특징으로 하는 적응 A/D컨버터시스템.
10. 제9항의 시스템에 있어서, 검출부는 제일 및 제이 카운트에 응답하고, (ⅰ) 각기 제일, 제이 발생표에서 제일 및 제삼 콘트롤 신호(HP,LP)의 발생을 위해 각각의 제일, 제이의 주어진 수에 도달하고, (ⅱ) 각기 제일, 제이 발생부재표에서는 제이 및 제사 콘트롤 신호(,)의 발생을 위해 각각의 제일, 제이의 주어진 수에 도달하지 않고, 그 콘트롤부는 제사콘트롤 신호를 거치면서 제일 콘트롤 신호에 응답하는 것을 특징으로 하는 시스템.
11. 제10항의 시스템에 있어서, 검출장치는 (ⅰ) 하이피크 검출기(18)와 제일 인크리멘팅 카운터(40)의 콤페니언(Companion)과 제일 하이피크 임계검출기(42)를 포함하고, (ⅱ) 저피크 검출기(20)와 제이 인크리멘팅 카운터의 콤페니언과 제이 저피크 임계검출기(48)를 포함하고, 고피크검출기와 저피크검출기의 입력(22)은 컨버터 출력에 연결되어 있고, 각 고피크검출기 및 저피크 검출기는 증가분에 대한 신호를 각각의 제일, 제이 카운터중의 한 입력(A)에 인가하기 위해 작동하고, 그 카운터는 각 디지털 워어드에 응답하여 각각의 제일, 제이 값중의 하나를 A/D컨버터에 의해 발생하고, 고피크 및 저피크임계검출기(42,48)는 제일, 제이, 제삼, 제사신호(HP; LP)를 발생하기 위해 각각의 제일, 제이 주어진 수들로서 제일, 제이 카운터(40,46)내의 제일, 제이 카운트 비교에 의해 작동하는 것을 특징으로 하는 시스템.
12. 제11항의 시스템에 있어서, 증폭부는 디지털 신호에 응답하는 절환 감쇠기(68)를 포함하고 여기서의 개선점은 다음을 포함한다. 콘트롤부는 제일 및 제이 게이트(50,54)와 제일 업/다운 카운터(64)를 포함하고, 제일 및 제이 게이트는 신호를 발생하기 위한 고, 저 임계검출기에서 각각 제일, 제삼 신호(HP,LP)와 제이, 제사신호(,)를 응답하는데 그것은 신호들이 업/다운 카운터에서 카운트가 증가 및 감소를 하기 위해 이 내이블될때이고, 이것은 (ⅰ) 양 임계 검출기가 발생하는 신호들(HP 및 LP)이 각각 제일 및 제이 발생을 표시할때이고, (ⅱ) 양 임계 검출기가 발생하는 신호들(및)이 각각 제일, 제이 발생의 부재를 표시할 때이고, 절환 감쇠기의 콘트롤장치(C)는 업/다운 카운터의 출력에 결합되어 있고, A/D컨버터에 인가된 아날로그 신호의 진폭을 조정하기 위한 콘트롤부안에서 카운터에 응답하는 것을 특징으로 하는 시스템.
13. 제10항, 제11항 및 제12항중 어느 하나의 시스템에 있어서 증폭부는 A/D컨버터 입력에 인가된 증폭된 신호의 직류레벨을 조정하기 위한 것으로부터 (+) 입력에 인가된 콘트롤 신호에 응답하는 연산부(80)도 포함하고, 콘트롤부(52,56,66,78)는 검출부와 연산입력부 사이에 결합되어 다음에 응답하는 것을 특징으로 하는 시스템.

    (ⅰ) 증폭신호의 직류레벨인 A/D컨버터 입력인 저레벨한계에 관하여 조정하기 위한 제일과 제사 신호.

    (ⅱ) 증폭신호의 직류레벨인 A/D컨버터 입력인 고레벨한계에 관하여 조정하기 위한 제이, 제삼 신호.
14. 제13항의 시스템에 있어서, 연산부는 증폭된 신호의 한(-) 입력에 수신하는 연산증폭기(80)를 포함하며, A/D컨버터 입력에 인가하기 위한 다른 입력에 인가된 신호레벨에 따라 그것의 베이스(base)레벨이 콘트롤 되어 증폭신호의 출력을 발생하는데, 그 콘트롤부는 제삼, 제사 게이트(52,56) 및 제이 업/다운 카운터(66)와 D/V 컨버터(78)를 포함하고, 제삼, 제사 게이트는 제이 업/다운 카운터에서 카운트하고, 각기 신호들의 증분과감분을 발생하기 위한 고, 저 피크검출기에서 각기, 제일 제사신호(HP,) 및 제이, 제삼 신호(, LP)에 응답하고, 제이 업/다운 카운터의 출력은 제이 업/다운 카운터의 카운트에 따른레벨에서 출력전압을 공하제기 위해 D/V 컨버터에 인가되었고, D/V 컨버터에서의 출력접압은 연산증폭 기의 다른(+) 입력에 인가되는 것을 특징으로 하는 시스템.
15. 제12항 또는 제14항 및 그 밖의 것을 포함하는 시스템에 있어서 장치(60, D)는 제일, 제이, 제삼, 제사 신호들 중의 하나를 발생하기 위해 피크 임계 검출기를 이내이블링하기 위한 주어진 시간길이의 끝점에서 작동하고, 그에 따라서 장치(60, D)는 게이트들을 이내이블링하기 위해 작동하고 제일, 제이 인크리멘팅카운터들을 리세팅(resetting)하기 위한 것을 특징으로 하는 적응 A/D컨버터 시스템.

    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.