Claims (13)
중심점(52, 56)을 갖고 있고 선테적인 순서로 직렬로 결합된 다수의 지연소자(30, 40, 50, 54, 44, 34, 64)와 가산기(32, 42, 52, 46, 36, 66), 제1지연소자(62)에 결합되고 상기 가산기들의 입력에 결합된 다수의 입력탭 및 디지탈 입력신호(x(n))을 수신하도록 결합된 입력과 각각의 출력을 갖고 있는 다수의 가중함수 회로(20, 22, 24, 26)을 포함한 디지탈 입력 탭가중 유한 임펄스 응답휠터에 있어서, 상기 각각의 출력들이 상기 중심에 배치된 지점 전후의 탭의 수만큼 배치된 입력 탭들에 결합되는 것을 특징으로 하는 디지탈 입력탭 가중 유한 임펄스 응답휠터.Multiple delay elements 30, 40, 50, 54, 44, 34, 64 and adders 32, 42, 52, 46, 36, 66 having center points 52, 56 and coupled in series in a linear order And a plurality of weighting functions coupled to the first delay element 62 and having a plurality of inputs and respective outputs coupled to receive a plurality of input taps and a digital input signal x (n) coupled to the inputs of the adders. A digital input tap weighted finite impulse response filter comprising circuits 20, 22, 24, and 26, wherein the respective outputs are coupled to input taps arranged by the number of taps before and after the centered point. Digital input tap weighted finite impulse response filter.
제1항에 있어서, 상기 다수의 지연소자, 가산기 및 가중함수회로들이 다수의 모듈(60)내에 배열되고, 각각의 모듈이, 상기 디지탈 입력신호를 수신하기 위한 입력과 가중 신호들을 만드는 출력을 가진 입력신호 가중함수회로(22), 신호입력과 신호출력을 각각 갖고 있는 제1(30) 및 제2(34)지연소자, 상기 가중함수회로의 상기 출력에 결합된 제1입력과, 상기 제1지연소자의 상기 신호출력에 결합된 제2입력과, 출력을 가진 제1가산기(32) 및 상기 가중함수회로의 상기 출력에 결합된 제1입력과, 제2입력과 상기 제2지연소자의 상기 신호입력에 결합된 출력을 가진 제2가산기(36)을 포함하는 것을 특징으로 하는 디지탈 휠터.2. The apparatus of claim 1, wherein the plurality of delay elements, adders and weighting function circuits are arranged in a plurality of modules 60, each module having an input for receiving the digital input signal and an output for producing weighted signals. An input signal weighting function circuit 22, first 30 and second 34 delay elements having a signal input and a signal output, respectively, a first input coupled to the output of the weighting function circuit, and the first input A second input coupled to the signal output of the delay element, a first adder 32 having an output and a first input coupled to the output of the weighting function circuit, a second input and the second delay element And a second adder (36) having an output coupled to the signal input.
제2항에 있어서, 상기 다수의 모듈이 휠터된 신호(y(n))을 만드는 출력을 가진 단부 모듈을 포함하고, 상기 휠터가 상기 제1지연소자의 각각의 입력과 상기 모듈의 상기 제2지연소자의 각각의 출력을 각각 상기 제1가산기의 출력과 인접모듈의 제2가산기의 제1입력에 결합시키기 위한 장치를 포함하는 것을 특징으로 하는 디지탈 휠터.3. The module of claim 2, wherein the plurality of modules includes an end module having an output for producing a filtered signal y (n), the filter comprising a respective input of the first delay element and the second of the module. And a device for coupling each output of the delay element to an output of the first adder and a first input of a second adder of an adjacent module, respectively.
제3항에 있어서, 상기 단부 모듈이, 디지탈 신호를 수신하기 위한 입력과 가중디지탈 신호를 만드는 출력을 가진 가중함수회로(20), 상기 가중함수회로의 출력에 결합된 제1입력과, 인접 모듈의 제2지연소자의 출력에 결합된 제2입력과, 출력을 가진 가산기(66) 및 상기 단부모듈의 상기 가산기의 상기 출력에 결합된 입력과 상기 휠터된 신호를 만드는 출력을 가진 지연소자(64)를 포함하는 것을 특징으로 하는 디지탈 휠터 배열.4. The module of claim 3, wherein the end module includes: a weighting function circuit 20 having an input for receiving a digital signal and an output for producing a weighted digital signal, a first input coupled to the output of the weighting function circuit, and an adjacent module. A delay element 64 having a second input coupled to the output of the second delay element of the second delay element, an adder 66 having an output, and an input coupled to the output of the adder of the end module and an output that produces the filtered signal. Digital filter array comprising a).
제1항에 있어서, 다수의 지연소자(30, 40, 50, 54, 44, 34, 64)가 N-i(여기서 i는 N-1 내지 0의 정수임)로 번호가 붙고, 입력과 출력을 각각 갖고 있고 각각의 출력이 상기 휠터의 상기 출력에 결합되는 N개의 지연소자를 포함하고 다수의 가산기(32, 42, 52, 46, 36, 66)이 N-1(여기서 j는 N-2 내지 0의 정수임)로 번호가 붙고, 제1입력과, 지연소자 N-j-1의 출력에 결합된 제2입력과, 지연소자 번호 N-j의 입력에 결합된 출력을 각각 갖고 있는 N-1개의 가산기를 포함하며, 상기 다수의 입력 탭들이 입력 탭 번호 1이 지연소자 번호 1의 입력에 결합되고 각각의 입력탭번호 2 내지 N이 가산기번호 2 내지의 각각의 제1입력에 결합되는 N-i로 번호가 붙은 N개의 입력탭을 포함하고, 상기 다수의 가중함수회로(20, 22, 24)가 입력이 상기 휠터의 입력에 결합되고, 출력이 동일한 번호의 각각의 탭에 결합되며 N/2항의 부분이 어떤 경우에도 관계없이 N-(n/2)+K+1 번호가 붙은 각각의 탭에 결합되는(N/2)-가 K(여기서 K는 (N/2)-1 내지 0의 정수임) 번호가 붙은(N/2) 가중함수회로를 포함하는 것을 특징으로 하는 디지탈 휠터.2. A plurality of delay elements 30, 40, 50, 54, 44, 34, 64 are numbered Ni (where i is an integer from N-1 to 0), each having an input and an output. A plurality of adders 32, 42, 52, 46, 36, 66, each of which has an output coupled to the output of the filter and wherein N adders 32, 42, 52, 46, 36, 66 are N-1 (where j is N-2 to 0). N-1 adders each having a first input, a second input coupled to the output of delay element Nj-1, and an output coupled to the input of delay element number Nj, respectively. The plurality of input taps are N inputs numbered Ni, where input tap number 1 is coupled to the input of delay element number 1 and each input tap number 2 to N is coupled to each first input of adder number 2 to. And a plurality of weighting function circuits 20, 22, and 24, each having a tab and an output coupled to the input of the filter, the output of each of the same numbers. (N / 2)-is K (where K is (N /), which is coupled to the tab and joined to each tab numbered N- (n / 2) + K + 1 regardless of which part of the N / 2 term 2) a digital filter comprising a numbered (N / 2) weighting function circuit.
제5항에 있어서, 상기 수 N이 홀수이고, 상기 다수의 탭들이 중심탭번호(N+1)/2를 포함하며, 상기 휠터의 상기 입력에 결합된 입력과 상기 중심탭에 결합된 출력을 가진 부수적인 가중함수회로(26)을 포함하는 것을 특징으로 하는 디지탈 휠터.6. The method of claim 5, wherein the number N is odd, and the plurality of taps comprises a center tap number (N + 1) / 2, the input coupled to the input of the filter and the output coupled to the center tap. And a digital weight function circuit (26).
제1항에 있어서, 입력 및 출력을 각각 갖고 있는 상기 다수의 지연소자(30, 40, 50, 54, 44, 34, 64), 상기 지연소자의 수보다 1개가 적고 각각의 입력이 선행 지연소자의 출력에 결합되며 출력이 다음의 지연소자의 입력에 결합되는 상기 다수의 가산기(32, 52, 46, 36, 66), 상기 순서의 최종 지연소자(34) 앞에 있고 상기 순서의 제1지연소자(30)의 입력 뒤에 있는 소정의 지연소자들이 배치된 상기 중심지점(52, 56), 상기 가산기들의 제2입력과 상기 제1지연소자의 입력에 결합된 상기 다수의 입력 탭 및 상기 순서의 상기 중심지점으로부터 떨어진 비슷한 탭번호에 배치된 2개의 입력 탭에 결합되는 각각의 출력에서 가중된 디지탈 신호를 만들기 위해 휠터된 디지탈신호(N(n))을 수신하도록 결합된 입력을 각각 갖고 있는 상기 다수의 가중함수회로(20, 22, 24)를 특징으로 하는 디지탈 휠터.2. The plurality of delay elements 30, 40, 50, 54, 44, 34, 64 each having an input and an output, one less than the number of delay elements, each input having a preceding delay element. The plurality of adders 32, 52, 46, 36, 66, coupled to the output of the next delay element, in front of the last delay element 34 of the sequence and the first delay element of the sequence The center points 52, 56 with predetermined delay elements behind the input of 30, the plurality of input tabs coupled to the second input of the adders and the input of the first delay element and the sequence of Said plurality having inputs each coupled to receive a filtered digital signal N (n) to produce a weighted digital signal at each output coupled to two input taps arranged at similar tap numbers away from the center point. Characterized by the weighting function circuit (20, 22, 24) of It is a digital filter.
제7항에 있어서, 상기 중심지점(52, 56)이 상기 제1지연소자(30)의 입력에 결합된 입력 탭 뒤에 있고 상기 순서의 최종 가산기(66)에 결합된 입력탭 앞에 있는 소정수의 입력탭에 배치되고, 다수의 가산기 중의 한개는 상기 중심지점에 배치되며, 휠터된 상기 디지탈 신호를 수신하도록 결합된 입력과 상기 중심지점에 배치된 상기 가산기의 제2입력에 결합된 출력을 가진 부수적인 가중함수회로(26)을 포함하는 것을 특징으로 하는 디지탈 휠터.8. A predetermined number of positions according to claim 7, wherein the center points (52, 56) are behind an input tap coupled to the input of the first delay element (30) and in front of the input tap coupled to the final adder (66) of the sequence. A subsidiary having an input disposed at an input tap, one of the plurality of adders disposed at the center point, the input coupled to receive the filtered digital signal and an output coupled to a second input of the adder disposed at the center point Digital filter comprising a weighting function circuit (26).
제1항에 있어서, 처리될 상기 디지탈입력신호(x(n))을 수신하기 위한 입력과, 처리된 신호(y(n))을 만드는 출력을 특징으로 하고, 다수의 가산기(32, 42, 52, 46, 36, 66)이 다수의 지연소자(30, 40, 50, 54, 44, 34, 64)의 수가 같게 되고, 다수의 가산기들은 각각 제1 및 제2입력과 출력을 갖고 있으며, 상기 지연소자들의 출력은 각각의 연속가산기들의 제1입력에 결합되고 상기 가산기들의 출력은 각각의 연속 지연소자들의 입력에 결합되며, 선테적인 순서내의 최종가산기(66)의 출력은 상기 휠터의 출력에 결합되고, 상기 중심지점은 가산기(52)를 포함하며, 제1지연소자의 입력과 중심 가산기의 제1입력 사이의 지연소자수는 중심가산기의 출력과 최종가산기의 출력 사이의 지연소자수와 같게 되고 최소한 1이 더 많은 수와 같게 되며, 다수의 탭중의 한개는 제1지연소제(30)의 입력에 결합되고 나머지 탭들은 상기 가산기의 제2입력에 각각 결합되며, 다수의 가중함수회로(20, 22, 24, 26)은 지연소자의 수의 절반보다 1이 더 많은 수와 같게 되고, 각각의 가중함수회로는 입력과 출력을 갖고 있으며, 모든 상기 가중소자들의 입력은 상기 휠터의 입력에 결합되며, 제1가중함수회로의 출력은 중심가산기의 제2입력에 결합되고 다른 가중소자들의 각각의 출력은 최소한 2개의 탭에 결합되고, 2개의 탭들은 각각 중심가산기로부터 떨어진 지연소자 수와 동일하게 되는 것을 특징으로 하는 디지탈 휠터.2. The apparatus according to claim 1, characterized by an input for receiving the digital input signal x (n) to be processed and an output which produces a processed signal y (n). 52, 46, 36, 66 are equal in number to the plurality of delay elements 30, 40, 50, 54, 44, 34, 64, and the plurality of adders have first and second inputs and outputs, respectively, The output of the delay elements is coupled to the first input of each successive adder and the output of the adders is coupled to the input of each successive delay element, and the output of the final adder 66 in a linear order is output to the output of the filter. Coupled, the center point comprises an adder 52, wherein the number of delay elements between the input of the first delay element and the first input of the center adder is equal to the number of delay elements between the output of the center adder and the output of the final adder. At least one is equal to more than one, and one of the tabs is the first 30 and the remaining taps are respectively coupled to the second input of the adder, and the plurality of weight function circuits 20, 22, 24, and 26 are equal to one more than half the number of delay elements. Each weighting function circuit has an input and an output, the inputs of all the weighting elements are coupled to the input of the filter, the output of the first weighting function circuit is coupled to a second input of the center adder and the other weighting elements. Each output is coupled to at least two taps, the two taps each being equal to the number of delay elements away from the center adder.
제1항에 있어서, 다수의 가중함수회로(20, 22, 24, 26)이 각각, 디지탈 신호(x(n))을 수신하도록 결합된 입력과 제1 및 제2가중 디지탈신호를 만드는 출력을 각각 갖고 있는 제1(76) 및 제2(78)전이기 매트릭스 및 상기 제1전이기 매트릭스의 출력에 결합된 제1입력과, 상기 제2전이기 매트릭스의 출력에 결합된 제2입력과, 가중 디지탈 신호를 만드는 출력을 가진 가산기(70)을 포함하는 것을 특징으로 하는 디지탈 휠터.2. The apparatus of claim 1, wherein the plurality of weight function circuits 20, 22, 24, and 26 each comprise an input coupled to receive a digital signal x (n) and an output that produces a first and second weighted digital signal. A first input coupled to the first 76 and second 78 electromotive matrix and an output of the first electromotive matrix, a second input coupled to the output of the second electromotive matrix, respectively; And a adder (70) having an output for producing a weighted digital signal.
제1항에 있어서, 다수의 가중함수회로(20, 22, 24, 26)이 각각, 상기 디지탈 신호(x(n))을 수신하도록 결합된 입력과, 제1제어 전이 디지탈 신호를 만드는 출력과, 전이 제어입력을 가진 제1전이기 매트릭스(76), 제1전이기 매트릭스의 입력에 결합된 입력과, 제2제어전이 디지탈 신호를 만드는 출력과, 전이제어 입력을 가진 제2전이기 매트릭스(78), 상기 전이기 매트릭스의 출력에 결합된 입력과 가중 디지탈 신호를 만드는 출력을 가진 가신기(70)및 전이기 제어신호를 수신하도록 결합된 입력과 상기 전이기 매트릭스의 제어입력에 결합된 다수의 출력을 가진 레지스터(72, 74)를 포함하는 것을 특징으로 하는 디지탈 휠터.2. The apparatus of claim 1, wherein a plurality of weighting function circuits 20, 22, 24, and 26 are each coupled to receive the digital signal x (n), an output for producing a first control transition digital signal; A first electric motor matrix 76 with a transition control input, an input coupled to the input of the first electric motor matrix, an output for producing a second control transition digital signal, and a second electric motor matrix with a transition control input ( 78), a coupler having an input coupled to the output of the transducer matrix and an output coupled to produce a weighted digital signal, and an input coupled to receive the transition control signal and a plurality of coupled inputs to the control input of the transducer matrix. And a register (72, 74) having an output of the digital filter.
제11항에 있어서, 상기 전이기 매트릭스(76, 78)이 한 비트 위치만큼 상기 디지탈 신호를 제어 가능하게 전이시키기 위한 제1전이기단(82), 2개의 비트 위치만큼 상기 디지탈 신호를 제어 가능하게 전이시키기 위해 상기 제1단과 직렬로 결합된 제2전이기단(84) 및 4개의 비트 위치만큼 상기 디지탈 신호를 제어가능하게 전이시키기 위해 상기 제2단과 직렬로 결합된 제3전이기단(86)을 포함하는 것을 특징으로 하는 디지탈 휠터 배열.12. The electronic device of claim 11, wherein the transducer matrices 76 and 78 controllably control the digital signal by two bit positions for the first electric pole stage 82 for controllably transitioning the digital signal by one bit position. A second electric pole 84 coupled in series with the first stage for transition and a third electric pole 86 coupled in series with the second stage for controllably transitioning the digital signal by four bit positions. A digital filter array, comprising:
제12항에 있어서, 상기 디지탈 신호를 제어가능하게 보상하기 위해 상기 제1단과 직렬로 결합된 반전단(80)을 특징으로 하는 디지탈 휠터 배열.13. The digital filter arrangement of claim 12, characterized by an inverting end (80) coupled in series with the first end to controllably compensate the digital signal.
※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.※ Note: The disclosure is based on the initial application.