JPS60254909A - Digital filter - Google Patents
Digital filterInfo
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- JPS60254909A JPS60254909A JP11150084A JP11150084A JPS60254909A JP S60254909 A JPS60254909 A JP S60254909A JP 11150084 A JP11150084 A JP 11150084A JP 11150084 A JP11150084 A JP 11150084A JP S60254909 A JPS60254909 A JP S60254909A
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- Japan
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- coefficient data
- data
- storage circuit
- reversible counter
- impulse response
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H17/00—Networks using digital techniques
- H03H17/02—Frequency selective networks
- H03H17/06—Non-recursive filters
Abstract
Description
【発明の詳細な説明】
〔技術分野〕
本発明は直線位相の有限インパルス応答（ＦＩＲ）ディ
ジタルフィルタに関するものである。TECHNICAL FIELD The present invention relates to linear phase finite impulse response (FIR) digital filters.
直線位相のディジタルフィルタは、周波数に対して、直
線位相である設計が可能であり、その設計も比−収約容
易なため広く用いられるようになってきた。A linear phase digital filter can be designed to have a linear phase with respect to frequency, and its design is easy to achieve ratio-convergence, so it has become widely used.
直線位相のＦ工Ｒディジタルフィルタの特徴として、そ
のフィルタ次数ｉＮとし、Ｎ個のインパルス応答列を
ｈ（０）、ｈ（υ、 ｈ（２ン −−−−・−ｈ（Ｎ−
２）、ｈ（Ｎ−１）とした場合に、Ｎが奇数ならば、
−３
ｈ（ロ）＝ｈ（Ｎ−１）ｔ ｈ＜υ＝ｈ（Ｎ−２）・・
・・・・ ｈ（−−］Σ−一）＝Ｎ＋１
ｈ（曹薯）
となり、Ｎが偶数ならば、
ｈ（ロ）＝ｈ（ト １ ）ｔ ｈ（１ン＝ｈ（ｉｉ、−
２）・・・・・・ ｈ（３メ？２）＝ｈ（％＋２）、ｈ
（方−１）＝ｈ（％＋１）となり、一般的に自然数ｎ（
０（ｎ（Ｎ） ｔ”用いてｈ（ｎ）−ｈ（Ｎ−１−ｎ）
が底り立つことが知られている。As a characteristic of the linear phase F-engine R digital filter, its filter order is iN, and the N impulse response sequences are expressed as h(0), h(υ, h(2n) -------・-h(N-
2), h(N-1), if N is an odd number, -3 h(b)=h(N-1)t h<υ=h(N-2)...
...h(--]Σ-1)=N+1 h(sao), and if N is an even number, h(b)=h(t1)t h(1n=h(ii,-)
2)・・・・・・h(3me?2)=h(%+2),h
(way - 1) = h (% + 1), and generally a natural number n (
It is known that h(n)-h(N-1-n) bottoms out using 0(n(N) t").
つまりインパルス応答列は、中央部を中心として対称性
を有しているのである。In other words, the impulse response train has symmetry about the center.
Ｆ工Ｒディジタルフィルタのシステム関数は、ＺＫ換の
複素変数２を用いて、
Ｈ（Ｚ） ＝ Ｚ ｈ（ｎ）’ｚ−”
「く
で表わされ、特定のフィルタ骨性をもつｈ （、）の係
数列が決定される。こうして決定された係数列に基づい
て、各係数データがＲＯＭ等の記憶回路に記憶されるが
、総ての係数データを記憶させたのでは大容量の記憶回
路が必要となってしまう。The system function of the F-engine R digital filter is expressed as H(Z) = Z h(n)'z-'' by using the complex variable 2 of the ZK transformation, and h ( , ) is determined.Based on the coefficient sequence determined in this way, each coefficient data is stored in a storage circuit such as a ROM, but storing all the coefficient data would require a large storage capacity. A circuit will be required.
本発明は直線位相の有限インパルス応答ディジタルフィ
ルタのインパルス応答列の対称性を利用し半分のインパ
ルス応答列に対応するフィルタ係数のみを記憶回路に記
憶させ、これを可逆計数器を用いて読み出すことにより
、記憶回路の記憶容量を半減することを目的としている
。The present invention utilizes the symmetry of the impulse response train of a linear phase finite impulse response digital filter, stores only the filter coefficients corresponding to half the impulse response train in a storage circuit, and reads them out using a reversible counter. The aim is to halve the storage capacity of the memory circuit.
第１図において、１は第１の記憶回路で、入力から供給
される符号化された２進入カデータをＮ回の標本値と°
して保持するもので、最新の入力データがＸ（Ｎ−１）
に記憶されると、その入力データ供給前にｘ（０）に記
憶されていたデータが捨てられ、常時Ｎ個の入力データ
が記憶されている。In FIG. 1, 1 is a first storage circuit, which stores encoded binary input data supplied from the input as N sample values.
The latest input data is X(N-1)
When the data is stored in x(0), the data stored in x(0) before the input data is supplied is discarded, and N pieces of input data are always stored.
２ Ｕ ＲＯＭ等からなる第２の記憶回路で、２進係数
データＨ（０）、 Ｈ（１）・・・・・・Ｈ（Ｍ−１）
ｆ Ｈ（１１會記憶させである。不例ではフィルタ次数
をＮとしてあり、Ｎが奇数の場合はＭ＝％−１であり、
偶数の場合はＭ＝％である。ｉＺわち全係数データのう
ち半分だけを記憶（ロ）路２に記憶させである。３は上
記係数データを読み出すためのり逆計数器、４は制御回
路で、可逆計数器３のアップダウンの切換え等を行なう
ものである。５は乗算器で、入力データと係数データと
の乗Ｘｔ−行なうものである。６は加算器、７は累算器
である。A second storage circuit consisting of 2 U ROM etc. stores binary coefficient data H(0), H(1)...H(M-1).
f H (11 meetings are stored. In exceptional cases, the filter order is N, and if N is an odd number, M = %-1,
In the case of an even number, M=%. iZ, that is, only half of the total coefficient data is stored in the memory path 2. 3 is a reversible counter for reading out the coefficient data, and 4 is a control circuit for switching up and down the reversible counter 3. A multiplier 5 multiplies input data by coefficient data. 6 is an adder, and 7 is an accumulator.
つぎに動作について説明する。記憶回路１にはＮ個の入
力データｘ（０）・・・・・・Ｘ（Ｎ−１）が記憶され
ており、つぎに新しい入力データが供給されるまでの間
に各入力データＸ（ロ）・・・・・・Ｘ（Ｎ−１）と記
憶回路２内の係数データＨ（０）・・・・・・Ｈ（Ｍ）
との積和演算が行なわれる。この積和演算中は、入力は
閉じられ、循環路１ａによりＸ（０）からＸ（Ｎ−１）
まテノデータが１乗算ごとに１デ一タ分だけ転送され、
各データが失なわれないようにして乗算器５に逐次供給
される。この順序は、ｘ ＜ａ） ＊ ｘ （１） −
・−・−Ｘ（Ｎ−２） ｒＸ（Ｎ−１） の順である。Next, the operation will be explained. The memory circuit 1 stores N input data x(0)...X(N-1), and each input data X( b)...X(N-1) and coefficient data H(0)...H(M) in memory circuit 2
A sum-of-products operation is performed. During this product-sum calculation, the input is closed, and the circulation path 1a allows X(0) to X(N-1).
For each multiplication, only one piece of data is transferred,
Each data is sequentially supplied to the multiplier 5 without being lost. This order is x < a) * x (1) −
...-X(N-2) rX(N-1).
このデータの供給に伴って記憶回路２から各係数データ
が以下のように読み出されて積和演算が行なわれるもの
である。With the supply of this data, each coefficient data is read out from the storage circuit 2 as follows, and a product-sum calculation is performed.
フィルタ次数Ｎが奇数の場合と偶数の場合とで読出し方
法がやや異なり、まず奇数の場合について説明する。ま
ず、可逆計数器３を係数データＨ（０）のアドレスムに
セットし、記憶回路１のデータの循環に同期して１つず
つアップカウントしていく。これによって、係数データ
Ｈ（０）・・・Ｈ（ｉｔ）がこの順に逐次読み出される
。可逆計数器３が係数データＨ（１１のアドレス（Ａ＋
Ｍ ）ｔ−カウントすると、制御回路４からダウンモー
ドの指定出力が発生し、可逆計数器５がダウンカウント
に切り換わる。そのため上記とは逆に、係数データＨ（
Ｍ−１）・・・・・・す０）がこの順に読み出される。The reading method is slightly different depending on whether the filter order N is an odd number or an even number, and the case where the filter order N is an odd number will be explained first. First, the reversible counter 3 is set to address the coefficient data H(0), and counts up one by one in synchronization with the circulation of data in the memory circuit 1. As a result, the coefficient data H(0)...H(it) are sequentially read out in this order. The reversible counter 3 receives the coefficient data H (address of 11 (A+
M) When counting t-, a down mode designation output is generated from the control circuit 4, and the reversible counter 5 is switched to down counting. Therefore, contrary to the above, the coefficient data H(
M-1)...S0) are read out in this order.
こうして係数データは、Ｈ（０）ｌ Ｈ（１）・・・・
・・Ｈ（Ｍ−１）。In this way, the coefficient data is H(0)l H(1)...
...H (M-1).
Ｈ（Ｘｌ、 Ｈ（Ｍ−１）・・・・・・Ｈ（０）の順に
乗算器５に供給され、それぞれに対応する入力データ”
（０） ｌ Ｘ （す・・・・・・Ｘ（Ｎ−２）、
Ｘ（Ｎ−１）とそれぞ；乗算される０ここまでの動作を
示したのが第２図である。上記乗算結果は加算器６に供
給され、総ての積和演算結果が累算器７から出力される
。この出力Ｙは、で表わされる。H(Xl, H(M-1)......H(0) are supplied to the multiplier 5 in this order, and the corresponding input data "
(0) l X (Su...X(N-2),
X(N-1) and 0 are respectively multiplied. FIG. 2 shows the operation up to this point. The above multiplication results are supplied to an adder 6, and all product-sum calculation results are output from an accumulator 7. This output Y is expressed as.
つぎにフィルタ次数Ｎが偶数の場合について説明する。Next, a case where the filter order N is an even number will be explained.
まず、可逆計数器６を係数データＨ（０）のアドレスＡ
にセットし、上記と同様に１つずつアップカウントして
いく。可逆計数器３が係数データＨ’（Ｍ−１）のアド
レス（Ａ＋Ｍ−１）をカウントすると、制御回路４から
のクロックパルスが１パルスだけ停止し、可逆計数器３
の内容が１回だけその１ま保持される。つぎからは可逆
計数器５がダウンモードに切り換わって、１つずつダウ
ンカウントされていく。これによって、係数データは、
Ｈ（０）Ｉ Ｈ（１）・・・・・・Ｈ（Ｍ−２）、Ｈ（
Ｍ−１）、）Ｉ（Ｍ−１）。First, the reversible counter 6 is set to address A of coefficient data H(0).
, and count up one by one in the same way as above. When the reversible counter 3 counts the address (A+M-1) of the coefficient data H'(M-1), the clock pulse from the control circuit 4 is stopped by one pulse, and the reversible counter 3
The contents of is retained only once. From then on, the reversible counter 5 switches to the down mode and counts down one by one. As a result, the coefficient data becomes
H(0)I H(1)...H(M-2), H(
M-1), )I(M-1).
Ｈ（Ｍ−２）・・・・・・Ｈ（υＩＨ（０）とこの順に
逐次読み出され、それぞれに対応する入力データＸ（０
）ｔ ！（１）・・・・・・Ｘ（Ｎ−２）、ｘ（ｙ−１
） とそれぞれ乗算される。H(M-2)...H(υIH(0)) are read out sequentially in this order, and the corresponding input data X(0
)t! (1)...X(N-2), x(y-1
) are respectively multiplied by
ここまでの動作を示したのが第６図である。この乗算結
果は上記と同様に逐次加算されて累算器７から出力され
る。この出力Ｙは、
Ｘ（Ｍ−１−ｎ）
で表わされる。FIG. 6 shows the operation up to this point. The multiplication results are sequentially added and output from the accumulator 7 in the same manner as above. This output Y is expressed as X(M-1-n).
以上のようにして累算器７から積和演算結果が得られる
のである。As described above, the accumulator 7 obtains the product-sum operation result.
本発明によれば、インパルス応答列の対称性に基づいて
、フィルタ次数Ｎが奇数の場合はｈ （０） ｅｈ（１
）・・・・・・ｈ（午）ま＋、偶数の場合はｈ （０）
、 ｈ （１）・・・・・・ｈ（ＨＡ−１）までに対
応する２進係数データを記憶させておき、可逆計数器を
用いて各データを逐次読み出した後この逆の順に再び読
み出して人力データと逐次乗算するようにしたので、２
進係数データの記憶容量を半減でき、しかも読出し制御
のための回路構成も簡素化することができる。According to the present invention, based on the symmetry of the impulse response sequence, h (0) eh(1
)・・・・・・h (hour) ma+, if it is an even number, h (0)
, h (1)...The binary coefficient data corresponding to up to h (HA-1) is stored, and each data is sequentially read out using a reversible counter, and then read out again in the reverse order. Since the data is multiplied sequentially with the human data,
The storage capacity of base coefficient data can be halved, and the circuit configuration for readout control can also be simplified.
第１図は本発明の一実施例全示したブロック図、第２図
および第５図は゛製作説明の丸めの説明図である。
１・・・第１の記憶回路、２・・・第２の記憶回路、３
・・・可逆計数器、４・・・制御回路、５・・・乗算器
、６・・・加算器、７・・・累算器
以 上
出願人 日本プレシジョン・サーキツツ株式会社第１図
に
出力FIG. 1 is a block diagram showing an entire embodiment of the present invention, and FIGS. 2 and 5 are rounded explanatory views of the manufacturing explanation. 1... First memory circuit, 2... Second memory circuit, 3
... Reversible counter, 4... Control circuit, 5... Multiplier, 6... Adder, 7... Accumulator and above Applicant Nippon Precision Circuits Co., Ltd. Output in Figure 1
Claims (1)
、複数の２進係数データを記憶する第２の記憶回路と、
上記２進入カデータと上記２進係数データとを逐次乗算
した後累算して積和演算を行なう演算回路とを具備し、
かつフィルタ次数全Ｎとした場合、そのシステム関数Ｈ
（′４がインパルＨ（ｇ） ＝＝ 丁ｈ（ｎ） ｚ−” −０ で表され、しかもインパルス応答が ｈ（ｎ）＝ ｈ （Ｎ−１−ｎ） を満足する直線位相の有限インパルス応答ディジタルフ
ィルタにおいて、 上記インパルス応答の対称性に基づいて、フィ−１ ルタ次数Ｎが奇数の場合はｈ （０） 、 ｈ （１ト
−・−ｈ（７）まで、偶数の場合線ｈ（０）、ｈ（υ・
・・・・・ｈ （′Ｎ／２−１）までに対応する２進係
数データを第２の記憶回路に記憶させ、 第２の記憶回路の各２進係数データ’ｔ ｈ （ｎ）の
ｎの大きさに従って逐次読み出した後、上記各２進係数
テータを上記とは逆の順番で再び読み出す可逆計数器を
設け、 第２の記憶回路からの各２進係数データと第１の記憶１
路からの゛２進入カデータとの積和演算を行なうこと’
ｔ−％徴とするディジタルフィルタ。[Scope of Claims] A first storage circuit that stores a plurality of binary input data in a delayed manner; a second storage circuit that stores a plurality of binary coefficient data;
an arithmetic circuit that performs a sum-of-products operation by sequentially multiplying the binary input data and the binary coefficient data and then accumulating them;
And if the total filter order is N, then the system function H
('4 is expressed as impulse H(g) == h(n) z-" -0, and the impulse response satisfies h(n) = h(N-1-n). In response digital filters, based on the symmetry of the above impulse response, if the filter order N is an odd number, h (0), h (1 to - h (7)), and if it is an even number, the line h ( 0), h(υ・
...The binary coefficient data corresponding to up to h ('N/2-1) are stored in the second storage circuit, and each binary coefficient data 't h (n) in the second storage circuit is A reversible counter is provided which sequentially reads out each binary coefficient data according to the size of n and then reads out each binary coefficient data again in the reverse order to the above, and combines each binary coefficient data from the second storage circuit with the first storage 1.
``Performing a sum-of-products operation with two input data'' from the road.
Digital filter with t-% characteristic.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11150084A JPS60254909A (en) | 1984-05-31 | 1984-05-31 | Digital filter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11150084A JPS60254909A (en) | 1984-05-31 | 1984-05-31 | Digital filter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60254909A true JPS60254909A (en) | 1985-12-16 |
| JPH036691B2 JPH036691B2 (en) | 1991-01-30 |
Family
ID=14562868
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11150084A Granted JPS60254909A (en) | 1984-05-31 | 1984-05-31 | Digital filter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60254909A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63234699A (en) * | 1987-03-23 | 1988-09-29 | Matsushita Electric Ind Co Ltd | Sound field correcting device |
| EP0494696A2 (en) * | 1991-01-11 | 1992-07-15 | Mitsubishi Denki Kabushiki Kaisha | Quadrature modulation circuit |
| US7254598B2 (en) | 2002-03-14 | 2007-08-07 | Matsushita Electric Industrial Co., Ltd. | Finite impulse response filter and digital signal receiving apparatus |
-
1984
- 1984-05-31 JP JP11150084A patent/JPS60254909A/en active Granted
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63234699A (en) * | 1987-03-23 | 1988-09-29 | Matsushita Electric Ind Co Ltd | Sound field correcting device |
| EP0494696A2 (en) * | 1991-01-11 | 1992-07-15 | Mitsubishi Denki Kabushiki Kaisha | Quadrature modulation circuit |
| EP0776110A3 (en) * | 1991-01-11 | 1997-07-30 | Mitsubishi Electric Corp | Quadrature modulation circuit |
| US7254598B2 (en) | 2002-03-14 | 2007-08-07 | Matsushita Electric Industrial Co., Ltd. | Finite impulse response filter and digital signal receiving apparatus |
| US7966360B2 (en) | 2002-03-14 | 2011-06-21 | Panasonic Corporation | Finite impulse response filter and digital signal receiving apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH036691B2 (en) | 1991-01-30 |
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