KR830008574A - 동기화 회로(synchronizing circuiu) - Google Patents

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KR830008574A
KR830008574A KR1019810003557A KR810003557A KR830008574A KR 830008574 A KR830008574 A KR 830008574A KR 1019810003557 A KR1019810003557 A KR 1019810003557A KR 810003557 A KR810003557 A KR 810003557A KR 830008574 A KR830008574 A KR 830008574A
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미노루 고시노
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야마모도 다까사다
후지쓰 가부시끼가이샤
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Abstract

내용 없음

Description

동기화 회로(synchronizing circuiu)
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4도는 본 발명의 일실시예에 의한 동기화 회로의 블럭 다이어 그램.
제5도는 제4도 회로의 작동을 나타내는 타임 차아트.
제8도는 본 발명에 따른 구체적인 회로도.

Claims (4)

  1. 신호들을 송신하기 위한 라인(line)들로 제공되는 서로 다른 지연시간들을 갖는 복수개의 신호전송로(signal transmission paths), 발신측의 클럭펄스들을 작동시키는 파일럿 시그널 제네레이터회로, 서로 다른 지연시간들을 갖는 경로(paths)들을 거쳐 수신측의 클럭 펄스를 작동시키도록 복수개의 래치(latch)에 상기 파일럿 신호들을 셋팅하기 위한 래치-셋팅(latch-setting)회로, 발신 측의 클럭펄스시스템과 수신측의 클럭펄스시스템 사이의 위상차를 예측하도록 상기 복수개의 래치의 출력을 비교하는 예측회로(predicting circuit), 예측회로의 출력에 따른 최적지연시간을 갖는 신호전 송로를 선택함에 의해 수신측의 래치에 송신되도록 신호를 안내하는 선택회로(selection circuit)로 이루어지는 것을 특징으로 하는 동기화회로(synchronizing circuit).
  2. 제1항에 있어서, 상기 전송회로는 발신측상에 신호를 송신하기 위한 제1래치회로, 수신측상에 상기 제1래치회로에 연결된 제1입력의 제1AND게이트, 수신측상에 상기 래치회로에 연결된 제1지연회로, 상기 제1지연회로에 연결된 제1입력의 제2AND 게이트, 및 수신측상에 신호를 송신하기 위해 제1 및 제2AND 게이트의 출력단자에 연결된 제2래치회로로 이루어지고, 상기 래치-셋팅회로는 발신 측의 파일럿 시그널 제네레이터 회로에 대해 수신측상에 연결된 제2지연회로, 상기 제2지연회로에 연결된 제1NOT회로, 상기 제1회로에 연결되고 수신측의 클럭펄스를 작동시키는 제1 플립-플롭회로, 상기 제2지연회로에 연결된 제3지연회로, 상기 제3지연회로에 연결된 제2NOT회로, 및 상기 제2NOT회로에 연결되고 수신측의 클럭펄스를 동작시키는 제2 플립-플롭회로로 이루어지고, 상기 예측회로는 상기 제1 플립-플롭회로와 제2 플립-플롭회로에 연결된 입력의 배타적 OR회로, 상기 배타적 OR회로의 출력단자에 연결된 제3플립-플롭회로, 및 제1 및 제2AND 게이트의 제2 입력단자에 공급되는 상기 제3 플립-플롭회로의 제1 및 제2출력으로 이루어지며, 상기 파일럿 시그널 제네레이터회로에서부터 상기 제1 플립-플롭회로까지의 전송시간이 T13으로 표시되고, 상기 파일럿시그널 제네레이터회로에서 부터 상기 제2 플립-플롭 회로까지 전송시간은 T14로 표시되고, 상기 제1 래치회로로부터 상기 제1AND게이트를 거쳐 상기 제2 래치회로 가지의 전송시간 T26E로 표시되고, 상기 제1래치회로로부터 상기 제1지연회로와 제2AND게이트를 거쳐 상기 제2래치회로까지의 전송시간을 T26M으로 표시되었을 대, 값 TSH는 상기 제1 및 제2 플립-플롭회로와 상기 제2 래치회로의 준비시간(setup time)과 보류시간(holding time)보다 약간 더 길도록 세트되며, 클럭펄스 주기는 T0로 표시되고, 상기 제1, 제2 및 제3지연회로의 값은,
    T14-T24E〈T0
    T13-T26E≥TC
    T26M-T13 T14-T26M≥T26
    로 결정되는 것을 특징으로 하는 동기화 회로.
  3. 제1항에 있어서, 상기 파일럿 시그널 제네레이터회로는 위상차가 테스트되는 동안에 각 클럭펄스를 받는 즉시 그 신호를 변환하기 위한 수단을 갖추고, 상기 래치-셋팅회로는 상기 파일럿 시그널 제네레이터 회로의 플립-플롭회로에 연결된 제1지연회로, 상기 제1지연회로에 연결된 제2지연회로, 상기 제2지연회로에 연결된 제3지연회회, 상기 제1지연회로의 출력에 연결된 제1플립-플롭회로, 및 상기 제3지연회로에 연결된 제2 플립-플롭회로로 이루어지며, 상기 예측회로는 상기 제1 및 제2플립-플롭회로의 출력 단자에 연결된 배타적 OR회로, 상기 배타적 OR회로의 출력단자에 연결되고 위상차가 테스트되는 동안에 각 클럭 펄스를 받는 즉시 동작되고 위상차가 테스트되지 않는 동안에는 그 동작을 정지시키는 제3 플립-플롭회로로이루어지며, 신호전송로는 상기 파일럿 시그널 제네레이터회로의 플립-플롭회로에 연결된 제1입력단자의 제1AND회로, 상기 제2지연회로의 출력에 연결된 제1 입력의 제2AND회로, 상기 제1 및 제2AND회로의 출력단자에 연결된 래치 회로, 및 상기 제1 및 제2AND게이트의 제2 입력단자에 공급되는 상기 제3 플립-플롭회로의 제1 및 제2출력으로이루어지며, 상기 파일럿 시그널 제네레이터회로에서 상기 제1플립-플롭회로까지 전송시간이 T23으로 포시되고, 상기 파일럿 시그널 제네레이터 회로에서 상기 제2 플립 플롭회로까지 전송시간은 T24로 표시되고, 상기 제1래치회로에서 상기 제1지연회로와 제2AND게이트를 거쳐 상기 제2래치회로까지 전송시간이 T22E로 표시되고, 상기 제2래치회로에서 상기 제1지연회로 및 제2AND게이트를 거쳐 상기 제2 래치회로까지 전송시간이 T22M으로 표시되었을 때, 값 TSH는 상기 제1 및 제2 플립-플롭회로와 상기 제2래치회로의 준비시간 및 보류시간보다 약간 더 길도록 세트되며 클럭 펄스 주기는 T0로 표시되고, 상기 제1, 제2 및 제3 지연회로의 값은,
    T24-T22E〈T0
    T23-T22E≥TC
    T22M-T23 T24-T22M≥T26
    로 결정되는 것을 특징으로 하는 동기화회로.
  4. 제3항에 있어서, 위상차가 테스트되는 사이에 각 클럭 펄스를 받는 즉시 그 신호를 변화하기 위한 수단은, 그의 입력 단자를 통해 한신호 및 한+ "테스트" 신호를 들어오게 하는 한 AND회로, 상기 AND회로의 출력단자에 연결된 플립-플롭회로, 및 그의 입력단자를 통해 한-"테스트"신호와 상기 플립 플롭 회로의 출력을 들어오게 하고 다른 AND회로의 출력과 함께 상기 플립 플롭 회로에 대해 출력을 발생시키는 상기 다른 AND회로로 이루어진 것을 특징으로 하는 동기화 회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019810003557A 1980-09-27 1981-09-23 동기화 회로(synchronizing circuit) KR850000952B1 (ko)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100546924B1 (ko) * 1997-08-04 2006-03-23 마츠시타 덴끼 산교 가부시키가이샤 복수전송선로간의지연시간조정장치및조정방법

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4570162A (en) * 1982-09-13 1986-02-11 The University Of Toronto Innovations Foundation Local area networks
US4558422A (en) * 1983-03-23 1985-12-10 Tektronix, Inc. Digital signal sampling system with two unrelated sampling timebases
US4583013A (en) * 1984-02-13 1986-04-15 Rockwell International Corporation Oscillator signal detect circuit
US4700347A (en) * 1985-02-13 1987-10-13 Bolt Beranek And Newman Inc. Digital phase adjustment
US4691121A (en) * 1985-11-29 1987-09-01 Tektronix, Inc. Digital free-running clock synchronizer
US4771422A (en) * 1986-12-04 1988-09-13 Itt Corporation, Defense Communications Division Priority user protection in multiple priority switching systems
JPH0683172B2 (ja) * 1988-09-27 1994-10-19 日本電気株式会社 フレームアライメント方式
JPH02192337A (ja) * 1989-01-20 1990-07-30 Fujitsu Ltd 位相調整回路
US4949360A (en) * 1989-08-08 1990-08-14 International Business Machines Corporation Synchronizing circuit
US5001731A (en) * 1989-10-02 1991-03-19 Motorola, Inc. Method and apparatus for eliminating clockskew race condition errors
US5259006A (en) * 1990-04-18 1993-11-02 Quickturn Systems, Incorporated Method for substantially eliminating hold time violations in implementing high speed logic circuits or the like
US5729550A (en) * 1995-03-24 1998-03-17 Hitachi, Ltd. Data transmitter-receiver
US6208907B1 (en) * 1998-01-30 2001-03-27 International Business Machines Corporation Domino to static circuit technique
DE102004010562B4 (de) * 2004-03-01 2008-04-24 Infineon Technologies Ag Schnittstellenvorrichtung und Verfahren zur Synchronisation von Daten
EP3832287B1 (en) * 2018-07-31 2023-10-04 Shimadzu Corporation Material testing machine

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3072804A (en) * 1959-12-14 1963-01-08 Bell Telephone Labor Inc Pulse position detector utilizing the storage effect of pnpn diodes
GB968730A (ko) * 1962-02-09
US4119796A (en) * 1976-11-01 1978-10-10 Versitron, Inc. Automatic data synchronizer

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100546924B1 (ko) * 1997-08-04 2006-03-23 마츠시타 덴끼 산교 가부시키가이샤 복수전송선로간의지연시간조정장치및조정방법

Also Published As

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BR8106172A (pt) 1982-06-15
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AU7559981A (en) 1982-05-06
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CA1185342A (en) 1985-04-09
ES8206939A1 (es) 1982-08-16
JPS6114701B2 (ko) 1986-04-19
JPS5760754A (en) 1982-04-12
AU524158B2 (en) 1982-09-02
EP0049952B1 (en) 1985-07-17
US4426713A (en) 1984-01-17
ES505737A0 (es) 1982-08-16

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