KR830001722B1 - 신호 변환회로 - Google Patents

Abstract

내용 없음.

Description

신호 변환회로

제1도는 본 발명의 실시예의 주요부를 예시한 블록 다이어그램.

제2도는 제1도의 실시예의 작동을 설명하는 다이어그램.

제3도는 본 발명의 다른 실시예의 주요부를 예시한 블록 다이어그램.

본 발명은 수치제어 등에 있어서 급격히 변화하는 신호를 완만히 변화하는 신호로 변환하는 신호 변환회로에 관한 것이다.

공작기계, 제도기계 등을 수치제어 하는 수치 제어기계에 있어서는 프로그램된 지령치와 기계가동부의 현재위치 정보를 마이크로프로세서 등에 가해서 연산처리하여 기계가동부의 이동량을 구하여 서어보 시스템을 제어하는 것이 일반적이었다.

이 경우 만약 트랜지스터 서어보 등과 같은 우수한 응답성의 서어보시스템을 사용할 때 이동량이 크게 변화하는 신호가 공급되며 기계 가동부가 계단식으로 이동되어 진동이 발생된다.

기계 가동부의 이런 계단식 이동을 가능한 원활하게 하기 위해서는 적은 이동량을 나타내는 신호가 서어보 시스템에 가해져서 전체적인 이동량을 얻는 것이 바람직하지만 이것은 짧은 시간격에 처리됨을 요한다. 그러나, 마이크로프로세서 등에 있어서, 각 처리시간 사이의 시간격은 그 능력 관계상 크게 감소시킬 수 없다.

본 발명의 목적은 전술한 바와 같은 큰 변화의 신호가 공급될 때 그것을 작은 변화의 신호로 변환함으로써 고정도의 수치제어를 행하게 할 수 있는 신호변환회로를 제공하는데 있다.

본 발명의 신호변환회로는 클럭펄스에 따라 입력신호를 이전 및 기억하기 위한 n개의 메기억소자와 상기 n개의 기억소자의 내용을 함께 가산하기 위한 가산회로와, 이 가산회로로부터 가산된 출력을 1/n로 계산하기 위한 제산회로로 구성된다.

이하 첨부도면에 의거 본 발명을 상세히 설명한다.

제1도는 본 발명의 실시예의 주요부를 블록 다이어그램으로 예시한 것으로서 기억소자 M₁내지 M_a은 시프트 레지스터를 구성하기 위해 직렬로 접속되며 입력단자(1N)에 가해진 입력신호는 각 클럭펄스의 발생에 따라 순차로 기억소자 M₁내지 M_a에 의해 이전된다. 기억소자 M₁내지 M_a의 n 내용은 가산회로(ADD)에 의해 함께 가산된 다음 이 가산된 출력은 출력단자(OUT)로부터 변환된 신호를 유도하기 위해 제산회로(DV)에 의해 1/n로 제산된다.

상기 가산기는 입력신호가 아날로그신호이냐 또는 디지탈신호이냐에 따라 아날로그 또는 디지탈 가산회로가 사용되는데, 이 가산회로는 n 기억소자 M₁내지 M_a으로부터의 출력을 동시에 함께 가산하도록 배치되며, 이를 위해 각종 공지의 회로 장치가 사용된다. 제산회로(DV)에 대해서도 각종 공지의 회로장치가 채용될 수 있다.

예를들어, n=4이면 신호 변환회로는 4개의 기억소자(M₁~M₄)와 그 기억된 내용을 함께 가산하기 위한 가산회로(ADD)와 이 가산된 출력을 1/4로 제산하기 위한 제산회로(DV)로 구성된다. 입력신호가 디지탈 신호인 경우, 기억소자는 플립-플롭, CCD 회로등에 의해 형성되며 디지탈 신호의 수효에 동등한 버트용량을 갖는 장치가 사용된다.

제2도는 제1도에 도시한 실시예의 동작을 설명하는 도면으로써, (a)도와 같이 이동량을 나타내는 신호가 제2(b)도에 표시된 클럭 펄스에 따라 상기와 같이 n=4이면, t₁에서 기억소자 M₁에만 "4"가 기록되고 다른 소자 M₂내지 M₄에의 입력은 "0"이 되어 가산회로(ADD)로부터의 가산된 출력은 "4"가 되어 제산회로(DV)에 의해 출력신호 "1"을 제공하기 위해 1/4로 제산된다. t₂에서도 입력신호가 "4"이므로 기억소자(M₁)의 기억된 내용 "4"는 기억소자(M₂)에 이전됨과 동시에 기억소자(M₁)에 "4"가 기억되어, 결과적으로 가산회로(ADD)는 4+4+0+0=8을 가산하여 제산회로(DV)에 인가하면 이 제산회로(DV)에 의해 1/4로 분할되어 출력신호 "2"를 인출한다.

이와 유사한 방법으로 t₃에서는 출력신호 "3"이 얻어지며 t₄에서는 출력신호 "4"가 얻어진다. 따라서, "0"으로부터 "4"로 변화한 입력신호 클럭펄스에 따라서 4의 1/4인 변화량 "1"을 갖는 출력신호로 변환된다.

t₁₁에서 "4"로부터 "0"으로 입력신호가 변화할때, 기억소자 M₁만의 내용은 "4"이 되고 다른 기억소자 M₂내지 M₄의 내용은 “4”가 되어 출력신호 "3"의 출력이 인출된다. t₁₂, t₁₃및 t₁₄에서는 출력신호 "2", "1" 및 "0"이 각각 인출된다.

t₁₈에 가해진 입력신호 "2"인 경우, t₁₈내지 t₂₁에 "0.5"의 단계로 순차로 증가하는 출력신호가 발생된다. 따라서 제2(a)도에 도시된 입력신호는 제2(c)도에 도시된 출력신호, 즉 적은 변화량을 갖는 신호로 변환되어 기계가동부가 원활하게 이동될 수 있다.

제3도는 본 발명의 다른 실시예를 예시한 블록 다이어그램으로, 제1도에 예시된 것과 상응하는 부분은 동일한 예시 문자를 병기하였다. 제3도에서 예시문자 SCN은 주사회로를 표시한다. 입력단자(1N)로부터의 신호는 클럭펄스에 따라 기억소자 M₁내지 M_a을 주사하는 주사회로(SCN)에 인가되어 이 주사회로(SCN)를 경유하여 차례로 기억소자 M₁내지 M_a에 기록되며 다음 타이밍에 재기록될 때까지 유지된다. 따라서 가산회로(ADD)부터 가산된 출력을 계산회로(DV)에 의하여 얻은 출력신호는 제1도의 실시예에서 얻을 수 있는 출력신호와 유사해진다.

입력신호가 아나로그 신호인 경우 아날로그 기억소자가 기억소자 M₁내지 M_a으로서 사용되며, 제1도의 실시예에서 지연회로도 사용된다. 그리고, 제2(a)도와 같은 파형의 아날로그 신호를 입력함으로써 그 결과 출력신호는 클럭펄스의 각 발생에 따라 1/n씩 변화하는 제2(c)도와 같은 파형을 갖는다.

전술한 바와같이, 급격한 변화의 입력신호가 기억소자 M₁내지 M_a의 수효가 증가됨에 따라 보다 적은 변화의 신호로 변환되더라도 이것은 기계가동부를 제어하기 위한 서어보 시스템에 출력신호를 가하는 경우에 원활한 가속 및 감속을 보장하여 고정도의 제어를 할 수 있게 한다.

전술한 바와같이, 본 발명에 따라 수치제어의 이동량을 나타내는 아날로그 또는 디지탈 신호는 각 클럭펄스의 발생에 따라 차례로 기억소자 M₁내지 M_a에 기록되며, n개의 기억소자 M₁내지 M_a의 내용은 함께 가산된 후 가산된 출력은 1/n로 제산되므로 급격한 변화를 나타내는 신호가 입력되더라도 원래의 변화의 1/n배 변화를 나타내는 신호가 출력될 수 있다. 수치제어를 위한 독립적인 처리 사이의 시간격이 길어서 이동량의 급격한 변화를 나타내는 신호는 서어보시스템에 입력하기 위한 완만한 변화의 신호로 변환될 수 있어 기계가동부가 원활하게 이동할 수 있게 한다. 가산회(ADD)와 제산회로(DV)는 단일구조, 예를들면, 2n개의 기억소자가 구비된 경우에 제산회로(DV)는 n비트 이전하는 장치이기 때문에 가산회로(ADD)가 거기에 이전된 n비트를 갖는 기억소자의 내용을 단지 가산하면 충분하기 때문에 상기 가산회로와 제산회로는 단일구조로 형성할 수 있다.

본 발명의 신규 개념의 범위를 이탈함이 없이 많은 변경과 수정이 유효함은 명백할 것이다.

Claims (1)

1. 클럭펄스를 수신하여 입력신호를 변환하기 위한 신호 변환회로에 있어서, 상기 클럭 펄스들과 동기로 기록된 입력신호를 순차적으로 기록하기 위한 1개이상의 n기억소자들과, 상기 n 기억소자들의 내용들을 함께 가산하여 이 가산된 결과를 출력으로써 인출하기 위해 상기 n기억소자들과 동작적으로 연결된 가산회로와, 상기 가산된 결과를

   

   로 제산하기 위해 상기 가산회로와 동작적으로 연결된 제산회로로 구성된 것을 특징으로 하는 신호변환회로.

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