KR830000266B1

KR830000266B1 - Display control device

Info

Publication number: KR830000266B1
Application number: KR1019790003373A
Authority: KR
Inventors: 마고또 야마노우찌
Original assignee: 요시야마 히로기찌; 가부시기 가이샤 히다찌 세이사꾸쇼
Priority date: 1979-09-29
Filing date: 1979-09-29
Publication date: 1983-02-25

Abstract

내용 없음.No content.

Description

Display control device

제1도 (a)∼(d)는 스크로울의 설명도.(A)-(d) is explanatory drawing of a scroll.

제2도 및 제3도에 나타내는스크로울 제어를 실시하는 종래의 표장치예의 블럭도.Fig. 2 is a block diagram of an example of a conventional table apparatus which performs scroll control shown in Figs.

제4도 제3도에 나타내는 스크로울 제어를 실시하는 종래의 표시장치예의 블럭도4 is a block diagram of an example of a conventional display device that performs the scroll control shown in FIG.

제5도는 본 발명의 스크로울 제어를 실시하는 표시장치예의 블럭도,5 is a block diagram of an example of a display device for performing scroll control of the present invention;

제6도는 본 발명의 스크로울 제어의 개념도이다.6 is a conceptual diagram of the scroll control of the present invention.

본 발명은, 기억장치에 기억되어 있는 표시정보에 따라 끊임없이 화면을 리프레시(refresh)할 필요가 있는 표시장치에 관한 것이며, 특히 표시화면의 스크로울 제어를행하는 표시 제어장치에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a display device in which it is necessary to constantly refresh a screen in accordance with display information stored in a storage device, and more particularly, to a display control device for performing scroll control of a display screen.

음극선관들을 사용한 표시장치에 있어서는, 화면을 어른거리지 않게 사람의눈에 보이도록 하기 위하여 정기적으로(통상50∼60회/초 정도)화면을 리플레시할 필요가 있으며 그렇게 하기위해 표시하고 있는 테이터를 기억시켜둘 기억장치를 갖출 필요가 있다. 이 기억장치는 리프레시마다 항상 고속으로 엑세스 할 필요가 있기 때문에 전용 리프레시용 기억장치로서 표시장치에 내장하고 있는 경우가 많으나, 전자계산기 시스템의 주 기억장치의 일부를 이용하여 주 기억장치의 공백시간을 이용하여 리프레시 동작을 시키는 예도 많다. 이러한 어느 벙법을 채택하는 경우이거나, 표시하고 있는 화면의 내용을 바꾸는 경우에도 기억장치내의 데이데를 바꿔 기입하는 것에 의하여 행하고 있다.In display devices using cathode ray tubes, it is necessary to refresh the screen regularly (typically 50 to 60 times / second) in order to make the screen visible to the human eye. You need to have a storage device to keep it in mind. Since this memory device always needs to be accessed at high speed at every refresh, it is often built into the display device as a dedicated refresh memory device.However, a part of the main memory device of the computer system is used to save the free time of the main memory device. There are many examples in which the refresh operation is performed by using. When one of these methods is adopted or when the contents of the displayed screen are changed, the data in the storage device is changed and written.

그래서 표시 장치를 사용하는 측에서 보면 화면이 몇페이지가 있고, 그 몇페이지를 순서적으로 사용하는 상용방법(페이지순환)이나 자유롭게 이 몇페이지를 1행씩 위 또는 아래로 시프트(shift)시켜 사용하고 싶은(스크로울)때가 있다. 이 스크로울을 함에 있어서도, 제1도와 같이, 전자계산기 시스탬에서의 메시지등의 목적으로 사용하기 위하여, 화면상의 일정형수를 고정표시 영역으로 하여 페이지 바꿈이나 스크로울과는 무관하게 항상 화면상에 표시한데로 스크로울을 하고저하는 경우가 있다.Therefore, from the side using the display device, there are several pages, and the commercial method (page rotation) of using several pages in sequence, or freely shifting these several pages up or down one by one, There are times when I want to. In order to use this scroll, as shown in Fig. 1, for use for the purpose of a message in an electronic calculator system, the screen is always displayed on the screen irrespective of page change or scroll, with a fixed number on the screen as a fixed display area. There are times when you will scowl.

또 제1도에서, (a)는 전자계산기 시스템 내의 기억장치 내데이터, (b)는 현재의 표시화면, (c)는 (a)의 화면을 1행(行)만큼 위쪽으로 스크로울 한후의 표시화면, (c)는 (a)의 화면을 1행 만큼 아래쪽으로 스크로울 한후의 표시화면을 나타낸다.In FIG. 1, (a) shows the data in the storage device in the computer system, (b) shows the current display screen, and (c) shows the screen of (a) after scrolling up one row. The display screen (c) shows the display screen after scrolling down the screen of (a) by one row.

이러한 요망(要亡)을 실현하기 위하여 종래기술에서는 다음과 같은 스크로울 방식을 채용하고 있었다. 첫째는 피르레시 전용 기억장치를 표시장치에 내장하고 있는 경우에 실시되고 있는 것으로서 현재 표시하고 있는 화면을 스크로울 페지넘김, 고정표시영역을 포함하는 스크로울을 실시하고저 할때, 전자계산기 측에서 스크로올 들을 실시한 후에 표시하고저 하는 화면을 데이터를 전부 계산 작성하여 그것을 표시장치에 내장하고 있는 기억장치에 모두 보내므로서, 기억장치내의 데이터를 전부 다시 기입해 버리는 방식이다(제2도 참조). 이 방식은, 전자 계산기측의 소프트웨어에 의하여 실시되는 것으로서, 표시장치 자체에는 특별하게 스크로울을 하기 위한 기능도 없으며, 표시장치는 내장기억장치의 내용을 그대로 표시하고 있을 따름이다. 이 방식은 널리 사용되고 있으며, 또 전자계산기의소프트웨어 기술에 의하여 스크로울이나 페이지 넘기기 표시영역을 포함하는 스크로울등 어떠한 변화에도 대응할 수 있는 방법이지만 전자계산기로서는 이러한 스크로울 등을 행하기 위해서는 상당한 스탭수의 전용 프로그램이 필요하게 되며, 전자계산기의 처리능력이 작은 경우에는, 이러한 스크로울등을 행하기 위하여는 전자계산기 본래의 업무의 처리능력이 부족한 경우도 있게된다. 이러한 불편함을 방지하기 위하여, 예를들면 표시장치 자체에 스크로울이나 페이지 넘기기의 지령을 받는 기능을 갖고, 내장기억장치에 문자정보를 기입할 때 스크로울이나 페이지 넘기기를 실현하는 방식도 제 안되고 있다.In order to realize such a demand, the prior art employs the following scroll method. The first is when the dedicated memory device is built into the display device. When the screen is displayed, the screen is scrolled, and when the scroll including the fixed display area is executed, This is a method of rewriting all the data in the storage device by calculating all the data on the screen to be displayed after performing the scrolls and sending it to the storage device built in the display device (see Fig. 2). ). This method is implemented by software on the electronic calculator side, and the display device itself has no function for scrolling, and the display device only displays the contents of the internal memory. This method is widely used, and it is a method that can cope with any change such as a scroll or a scroll including a page turning display area by the software technology of the electronic calculator. However, in the electronic calculator, a considerable number of staff members perform such a scroll. If a dedicated calculator is required, and the processing capacity of the electronic calculator is small, in order to perform such a scroll, the processing ability of the electronic calculator's original task may be insufficient. In order to prevent such inconvenience, for example, the display device itself has a function of receiving a scroll or page turning command, and a method of realizing scrolling or page turning when writing character information in the internal memory device is also proposed. have.

다음에 제2의 방식으로서는 전자계산기 시스템의 주기억장치의 일부를 사용하여, 주 기억장치의 공백시간을 이용하여 리프레시 동작을 시키고 있는 경우에 실시되는 방식이 있다. 이것은 제1도에 도시하는 바와 같이 리프레시 동작을 실시하기 위해서는 주 기억장치내의 어느 번지로부터의 데이터를 표시할 것인가를 표시장치에 알려둘 필요가 있으나 이 알려두어야할 표시 데이터의 선두 어드레스를 변경하므로 스크로울을 실시하는 방식이다.Next, a second method is implemented when a refresh operation is performed by using a part of the main memory of the computer system and using the free time of the main memory. As shown in Fig. 1, in order to perform the refresh operation, it is necessary to inform the display device from which address in the main storage device to display the data. It is a way to perform a roll.

이 방식은 리프레시 선두어드레스의 지정 변경만으로서 스크로울이나 페이지 넘기기를 실시할 수가 있다. 그러나 이 방식은 주 기억장치내의 표시 데이터의 선두 어드레스를 변경함으로써 스크로울이나 페이지 넘기기를 행하고 있는 것처럼 보이는 것이기 때문에, 제1도와 같은 화면상의 일정행수를 페이지 넘기기나 스크로울과는 무관하게 항상 화면상에 표시시켜 놓은데로 스크로울을 행하는 것은 불가능하다. 따라서 이와 같은 화면상의 일정행수를 항상 화면상에 표시해둔채로 스크로울을 하기위해서는 이 제2의 방식을 사용하고 있는 경우에도 제1의 방식일때와 마찬가지로 일정행수 고정의 스크로울을 실시한 후의 화면데이터를 미리전자계산기측의 소프트웨어에 의해 계산 작성하여 이에따라 주 기억장치내의 표시데이터를 다시 기입하지 않으면 안된다.This method allows scrolling and page turning only by changing the designation of the refresh head address. However, since this method seems to be performing scrolling or page turning by changing the head address of the display data in the main storage device, a certain number of lines on the screen as shown in FIG. 1 are always displayed on the screen regardless of page turning or scrolling. It is impossible to perform a scroll as indicated in. Therefore, in order to scroll with the constant number of lines on the screen always displayed on the screen, the screen data after the fixed number of rows is fixed as in the case of the first method even when the second method is used. Calculation is made in advance by software on the electronic calculator side, and the display data in the main memory device must be rewritten accordingly.

상술한 선두 어드레스의 변경에 의하여 스크로울을 행하는 종래의 표시장치의 일예를 제4도에 도시하여 설명한다.An example of a conventional display apparatus which performs a scroll by changing the head address described above will be described with reference to FIG.

101은 중앙처리장치(이하 CPU라함), 102는 캐럭터 드스플레이 컨트럴회로(Character display Control Circuit)(이하 CRTC라 함), 103은 리프레시용기억장치(이하RM이라함), 104는 멀티플랙서(multiplexer)회로(이하MPX라함), 105는 래치(latch)회로 106은 캐렉터 제너레이터(character generater)(이하 CG라함), 107은 병열과직열 변환회로(이하 SPC라함), 108은 비데오 컨트롤 회로(viedo control circuit)(이하VCD라함), 109는 표시용음극선관(이하 CRT라함), 110은 발진회로 111은 도트카운터회로이다.101 is a central processing unit (hereinafter referred to as CPU), 102 is a character display control circuit (hereinafter referred to as CRTC), 103 is a refresh memory device (hereinafter referred to as RM), 104 is a multiplexer ( multiplexer circuit (hereinafter referred to as MPX), 105 is a latch circuit 106 is a character generator (hereinafter referred to as CG), 107 is a parallel and series conversion circuit (hereinafter referred to as SPC), 108 is a video control circuit ( viedo control circuit (hereinafter referred to as VCD), 109 is a cathode ray tube for display (hereinafter referred to as CRT), 110 is an oscillation circuit 111 is a dot counter circuit.

CPU(101)는 계산기의 처리장치부분이며, 이 CPU(101)로부터 어드레스 버스(131)로서 어드레스 신호 A₀∼A₁₅의 16개가 출력되어 있고, 또 데이터버스(132)로서 데이터신호 D₀∼D₇이 나오고 있다. 어드레스버스(131)는 CPU(101)로부터의 출력신호이며, 본 종래장치에서는 16개이나, 특별히 16개일 필요는 없으며, CPU(101)의 형태에 따라 결정되는것이다.The CPU 101 is part of the processing unit of the calculator, and 16 of the address signals A _{0 to} A ₁₅ are outputted from the CPU 101 as the address bus 131, and the data signals D ₀ to _{15 as} the data bus 132. D ₇ is coming out. The address bus 131 is an output signal from the CPU 101. In the conventional apparatus, the address bus 131 is not necessarily 16, but is not particularly 16, and is determined according to the form of the CPU 101.

또 데이터 버스(132)는 CPU(101)로부터의 쌍방향성 버스이며 CPU(101)로부터의 출력시에는 출력신호가, 또 CPU(10)에로의 입력시에는 CPU(10)에로의 입력신호가 인가된다. 이 데이터 버스(132)는 본 예에서는 8개이나 이것도 8개일 필요는 없고 또 쌍방향성일 필요는 없으며 입력신호와 출력신호는 각각 별도의 신호라도 좋으며 이러한 것은 CPU(101)의 형식에 따른 것이다. CPU(101)는 간단하게는 1칩 LSI를 사용한 마이크로 컴퓨터(micro computer)를 사용할 수가 있다.The data bus 132 is a bidirectional bus from the CPU 101, and an output signal is applied at the time of output from the CPU 101, and an input signal is input to the CPU 10 at the time of input to the CPU 10. do. In this example, eight data buses 132 need not be eight, nor need to be bidirectional, and input signals and output signals may be separate signals, which are based on the format of the CPU 101. The CPU 101 can simply use a microcomputer using a one-chip LSI.

CPU(101)로 부터 외부에 대한 동작은 어드레스 버스(131)와 데이터 버스(132)를 통해 행해지며 이에 의해 어느때는CPU(101)는 어드레스 버스(131)로부터 어드레스 정보를, 데이터 버스(132)로 부터 터이터출력을 각각내어 리프레시용 기억장치(RM)(103)에 데이터를 기입하거나 또 어느때는 어드레스버스(132)로부터 외부 동작지령을 내고 데어터버스(132)에 의해 데이터를 내어 외부의 입출력장치를동작시키거나 할수가 있다.Operation to the outside from the CPU 101 is performed through the address bus 131 and the data bus 132, whereby the CPU 101 receives address information from the address bus 131 at some time. Outputs data from the data storage device (RM) 103 for outputting data from each data output device, or outputs data from the data bus 132 from the address bus 132 and outputs data from the data bus 132. The device can be operated or enabled.

이것을 실제로 실현하기 위해서는, 어드레스 버스(131) 데이터버스(132)의 성격을 결정시키기 위해서 수개의 컨트럴(control)신호와 타이밍을 결정하기 위한 수개의 타이밍 신호기 필요하게 되며 이것에 의해 기억장치(103)에 데이터를 보내거나 입력장치를 동작시키거나 하는 구별을 하게되나, 제4도에서는 이러한 컨트럴(control) 신호나 타이밍 신호는 생략되고 있다.In order to actually realize this, several control signals and several timing signals for determining timing are required in order to determine the characteristics of the address bus 131 and the data bus 132. Although the data is sent to and the input device is operated, the control signal and the timing signal are omitted in FIG.

CRTC(102)는 캐릭터 드스플레이 컨트로울 회로이고, 이 회로는 CPU(101)로부터 어드레스 버스(131)와 데이터 버스(132)를 거쳐 리플레시용 기억장치(103)의 선두 어드레스 등의 지정을 받아 표시화면을 만들기 위하여 필요한 타이밍신호(133)을 발생하고 또 리프레시용 기억장치(103)에 대하여 리프레시에 필요한 어드레스 신호(134)를 공급하고 또 캐릭터제네레이터(106)에 대하여 라스터 어드레스(luster addressing : 번지 지정)하여 기억장치내의 문자코오드의 독출을 한다.The CRTC 102 is a character display controller circuit, which receives a designation from the CPU 101 via the address bus 131 and the data bus 132 and designates the head address of the refresh memory 103. Generates a timing signal 133 necessary for making a screen, supplies an address signal 134 necessary for refreshing to the refresh memory device 103, and provides a raster addressing address to the character generator 106. Character code in the memory device is read.

이 어드레스신호(134)도 본예에서는 14개이나 CRTC(102)의 형식에 따라 임의의 개수로 할수가 있다. 라스터어드레스 신호(135)는 RA₀∼RA₄5개로 형성되며, 문자를 도트(dot)로 분해했을때의 종(從) 방향의 어드레스를 나타내는 신호이다. 이 라스터 어드레스 신호(135)도 본 예에서는 5개로 되어 있으나, 문자의 구성도트수에 따라 개수가 변함은 당연하다.In this example, 14 address signals 134 can be set to any number depending on the format of the CRTC 102. The raster address signal 135 is formed of five RA ₀ to RA ₄ 5 and is a signal indicating the address in the longitudinal direction when the characters are decomposed into dots. The raster address signal 135 is also five in this example, but the number of the raster address signals 135 varies depending on the number of the dot structures.

또CRTC(102)에는 클록신호 (136)가 입력되어 있다. 이 클록신호(136)는 표시문자 타이밍을 CRTC(102)에 알려서 CRTC(102)를 동작시키는 기본신호가 되는 것이다.The clock signal 136 is input to the CRTC 102. The clock signal 136 informs the CRTC 102 of the display character timing to become a basic signal for operating the CRTC 102.

도트 카운터(111)는 클록신호(136)를 발진회로(110)로부터의 출력을 분주하여 만들어내기 위한 카운터 회로이다.The dot counter 111 is a counter circuit for generating the clock signal 136 by dividing the output from the oscillation circuit 110.

또 이 도트 카운터(111)는 도트 타이밍신호(137)을 출력하여 비데오 컨트럴 회로(108)에 공급하는 것도 하고 있다.The dot counter 111 also outputs a dot timing signal 137 to the video control circuit 108.

발진회로(110)는 보통수정들을 이용하여 안정된 발진주파수를 가진 출력을 내는 회로이다.The oscillation circuit 110 is a circuit that produces an output having a stable oscillation frequency using ordinary crystals.

이 발진회로(110)도 필요한 주파수를 안정시켜 발생수할가 있으면 회로방식은 문제되지 않는다. 이 발진회로로부터의 출력은 본 장치를 동작시키기 위한 최소단위의 타이밍 신호가 되며 필요에 따라 각부에서 이용되나 여기서는 그 상세한 것은 생략되고 있다.If the oscillation circuit 110 can also be generated by stabilizing the required frequency, the circuit method is not a problem. The output from this oscillation circuit becomes a timing signal of the smallest unit for operating the apparatus and is used in each part as necessary, but details thereof are omitted here.

RM(103)은 리프레시용 기억장치이고 여기에 표시문자 코오드가 기억되어 있으며 CRTC(102)로 부터 어드레싱되면 기억되어 있는 문자코오드가 출력된다.The RM 103 is a refresh memory device, and when a display character code is stored therein and is addressed from the CRTC 102, the stored character code is output.

이 RM은표시 화면의 리프레시용 표시 데이터를 기억할 뿐만 아니라 CPU(101)로는 주기억장치로서 사용할 수 있도록 설계되어 있으며 그렇게 하기 위해 RM(103)의 어드레스 입력신호(138)는 MPX(104)에 의해 CPU(101)로 부터의 어드레스버스(131)와 CRTC(102)로 부터의 어드레스신호(134)를 절환 할 수 있도록 되여 있으며, RM(103)에 입력되고 있는 데이터버스(132)로 부터의 데이터를 기억할 수가 있다. 또 RM(103)의 데이터신호(139)는 래치회로(105)에 입력되어 래치된다.The RM is designed not only to store display data for display screen refresh, but also to be used as a main memory by the CPU 101. In order to do so, the address input signal 138 of the RM 103 is transferred by the MPX 104 to the CPU. The address bus 131 from the 101 and the address signal 134 from the CRTC 102 can be switched, and data from the data bus 132 input to the RM 103 can be switched. I can remember. The data signal 139 of the RM 103 is input to the latch circuit 105 and latched.

MPX(104)는 멀티플렉서회로이고 두 개의 입력신호를 절환하여 출력하기 위한 회로이다. 이 두 개의 입력신호의 한쪽에는 CPU(101)로 부터의 어드레스버스(131)가접속되며 또한쪽에는 CRTC(102)의어드레스신호(134)가 접속되어 있다. 이 MPX(104)의 출력신호는 RAM(103)의 어드레스입력신호(138)로서 접속되어 있다. 이 MPX(104)회로에 의해 CPU(101)의 주기억장치로 동작하고 있는 것이 되며 CRTC(102)측이 선택되고 있을 대는 RM(103)은 리프레시용 기억장치로 동작하는것이된다.The MPX 104 is a multiplexer circuit and a circuit for switching and outputting two input signals. One of these two input signals is connected to the address bus 131 from the CPU 101, and the address signal 134 of the CRTC 102 is connected to one side. The output signal of this MPX 104 is connected as the address input signal 138 of the RAM 103. The MPX 104 circuit operates as a main memory of the CPU 101. When the CRTC 102 side is selected, the RM 103 operates as a refresh storage device.

당연히 이 MPX(104)에 대하여 절환동작을 지시하기 위한 CPU(101)로 부터의 컨트로울신호가 필요하게 되나 본도에서는 생략하고 있다.As a matter of course, a control signal from the CPU 101 for instructing the switching operation to the MPX 104 is required, but is omitted here.

래치회로(105)는 RM(103)으로 부터의 출력을 래치하고, 그 출력을 CPU(101)의 데이터버스(132)와 캐렉터제네레이터(106)에 공급한다. CPU(101)에로의 출력은, CPU(101)가 RM(103)을 주기억장치로서 액세스 했을 경우에 기억내용을 읽어넣기 위하여 사용되다.The latch circuit 105 latches the output from the RM 103 and supplies the output to the data bus 132 and the collector generator 106 of the CPU 101. The output to the CPU 101 is used to read the stored contents when the CPU 101 accesses the RM 103 as the main memory.

CG(106)으로의 출력은 RM(103)이 리프레시용 기억장치로서 사용되었을 때의문자코오드데어터로서 사용된다.The output to the CG 106 is used as a character code data when the RM 103 is used as a refresh memory device.

CG(106)는 캐렉터제네레이터 회로이고, 보통은 리이드 온리 메모리(Read only memory)가 사용된다.The CG 106 is a collector generator circuit, and typically a read only memory is used.

CG(106)은 래치회로(105)로 부터의 출력과 CRTC(102)로 부터의 라스터 어드레스 신호(135)에 의하여 엑세스 되어 도트패턴(141)을 출력한다. 이 CG(106)는 반드시 ROM(Read only memory)를 사용할 필요는 없으며 독출/기입(read/write) 가능한 랜덤 액세스 메모리(Randam access memory)를사용할 수 있는 것도 미리 도트패턴을 기억시켜 둠으로서 기능하다.The CG 106 is accessed by the output from the latch circuit 105 and the raster address signal 135 from the CRTC 102 to output the dot pattern 141. The CG 106 does not necessarily need to use a read only memory (ROM), and it is also possible to use a read / write random access memory (Randam access memory) by storing dot patterns in advance. .

PSC(107)는 병열과 직열 변환회로이고, CG(106)으로 부터의 도트패턴(141)을병열로 부터 직열로 변환하는 회로이며, 이 변환동작은 도트카운터(111)의 출력인 도트 타이밍(137)에 의해 실시된다, 이 PSC(107)의 출력은 시리얼 데이터(Serial data)(142)로서 비데오 컨트롤 회로(108)에 입력된다.The PSC 107 is a parallel and in-line conversion circuit, and is a circuit for converting the dot pattern 141 from the CG 106 from the parallel to the in series, and this conversion operation is performed by the dot timing (the output of the dot counter 111). The output of this PSC 107 is input to the video control circuit 108 as serial data 142.

VCD(108)는 비데오 컨트롤 회로이고, PSC(107)로 부터의 시리얼 데이터(142)를 CRTC(102)로 부터의 타이밍 신호(133)에 따라 표시용 음극선관(109)에 대한 비데오신호(143)로 변환하는 회로인 것이다. CRT(109)는 비데오신호(143)을 받아 음극선관상에 도트를 빛나게 함으로써 문자를 표시한다.The VCD 108 is a video control circuit, and the video signal 143 for the display cathode ray tube 109 for displaying the serial data 142 from the PSC 107 in accordance with the timing signal 133 from the CRTC 102. It is a circuit converting into). The CRT 109 receives the video signal 143 to display a character by shining a dot on the cathode ray tube.

다음에 종래예의 동작을 설명한다. CPU(101)는어드레스버스(131)와 MPX(104)를 통하여 RM(103)에 어드레스신호(138)를 보내어 기입 어드레스를 지정하여 데이터버스(132)에 올려놓은 데이터를 RM(103)에 기억시킬 수 있고, 이 동작의 반복에 의해 CPU(101)는 R.M(103)에 표시하고 싶은 문자데이터를 기억시켜 들수가 있다.Next, the operation of the conventional example will be described. The CPU 101 sends an address signal 138 to the RM 103 via the address 131 and the MPX 104, specifies a write address, and stores the data placed on the data bus 132 in the RM 103. By repeating this operation, the CPU 101 can store the character data to be displayed on the RM 103.

CPU(101)는 표시하고 싶은 1화면분 이상의 문자데이터를 모두 RM(103)에 기억시키면 다음에 CRTC(102)에 대하여 마찬가지로 어드레스버스(131)와 데이터버스(132)를 통해서 표시하고 싶은 문자 데이터의 RM(103)내의 선두 어드레스를 알려서 표시동작을 개시하도록 지령한다.The CPU 101 stores all the character data of one screen or more to be displayed in the RM 103, and then the character data to be displayed on the CRTC 102 through the address bus 131 and the data bus 132 in the same manner. The head address in the RM 103 is informed to start the display operation.

CRTC(102)는 CPU(101)로 부터 표시해야할 화면에 대응하는 RM(103)내의 선두 어드레스를 받아 표시 동작의 개시를 지시받으면 표시동작을 시작한다. 즉, CRTC(102)는 먼저 타이밍신호(133)에 의해 수직동기신호 VSYNC, 수평동기신호 HSYNC를 출력하고, VCD(108)에 대하여 화면의 선두임을 알려서, CRT(109)상의 휘선(輝線)을 원점으로 되돌린다. 이와 동시에 CRTC(102)는 어드레스신호(134)에 CPU(101)로 부터 이미 통지되어 있는 표시해야 할 화면에 대응하는 RM(103)내의 선두 어드레스를 출력한다. 또 CRTC(102)는 라스터어드레스신호 (135)로서 문자를 도트로 분해했을 때의 세로방향(縱方向)의 어드레스를 출력한다. 즉, 라스터어드레스신호(135)는 1회째의 출력은 세로 방향 어드레스의 0(Zero)을 지정한다.The CRTC 102 receives the head address in the RM 103 corresponding to the screen to be displayed from the CPU 101 and instructs the start of the display operation to start the display operation. That is, the CRTC 102 first outputs the vertical synchronizing signal VSYNC and the horizontal synchronizing signal HSYNC by the timing signal 133, and informs the VCD 108 that it is the head of the screen so that a bright line on the CRT 109 is generated. Return to the origin. At the same time, the CRTC 102 outputs, to the address signal 134, the head address in the RM 103 corresponding to the screen to be displayed which has already been notified from the CPU 101. The CRTC 102 outputs the address in the vertical direction when the character is divided into dots as the raster address signal 135. That is, the raster address signal 135 specifies 0 (Zero) of the vertical address as the first output.

MPX(104)는 어드레스신호(134)를 통하여 RM(103)에 어드레스신호(138)을 출력한다. RM(103)은 어드레스신호(138)에 의해 지정된 번지에 기억되어 있는 문자 코오드를 데이터신호(139)로서 출력한다. 래치회로(105)는 이데이터신호를 래치하여 CG(106)에 출력한다.The MPX 104 outputs the address signal 138 to the RM 103 via the address signal 134. The RM 103 outputs the character code stored at the address designated by the address signal 138 as the data signal 139. The latch circuit 105 latches this data signal and outputs it to the CG 106.

CG(106)는 이 래치회로(105)로 부터의 문자 코오드와 라스터어드레스신호(135)를 받는다. 이 시점에서는, 래치회로(105)로 부터의 선두에 표시할 문자코오드가 출력되고 있고 라스터 어드레스신호(135)는 0(Zero)을 나타내고 있으므로, CG(106)로 부터는 선두문자의 라스터 0번째의 도트패턴(140)이 병열신호의 형태로 출력된다. 이 도트패턴(140)은 PSC(107)에 입력되고, 여기서 시리얼 데이터(141)가 되어 VCD(108)에 입력된다. VCD(108)는 이 시리얼 데어터(141)을 받아서 CRT(109)가 필요로 하는 비데오신호(143)을 출력한다.The CG 106 receives the character code and the raster address signal 135 from the latch circuit 105. At this point, since the character code to be displayed at the head of the latch circuit 105 is output, and the raster address signal 135 indicates zero, the raster 0 of the head character from the CG 106. The second dot pattern 140 is output in the form of a parallel signal. The dot pattern 140 is input to the PSC 107, where it becomes serial data 141 and is input to the VCD 108. The VCD 108 receives the serial data 141 and outputs the video signal 143 required by the CRT 109.

CRT(109)는 이 비데오신호(143)을 받아 화면에 그 비데오신호에 상당한 도트패턴을 표시한다. 이와같이하여 화면 선두문자의 0라스터째의 도트가 표시된다. 다음에 CRTC(102)는, 도트카운터회로(111)의 클록신호(136)을 받으면 제2문자째로 표시하기 위한 타이밍으로 옮겨지고 어드레스신호(134)는 지금가지의 출력에 +1된 어드레스르 ㄹ나타낸다. 이 후는 제1문자와 마찬가지로 MPX(104)를 통하여 RM(103)의 그 어드레스가 엑세스 되고, 래치회로(105)에는 그 문자째의 문자 코오드가 래치괴고 CG(106)로 부터는 2문자째의 라스터 0(Zero)에 대응하는 도트패턴(141)이 출력되고 이것이 PSC(107)를 통하여 시리얼 데이터(142)가 되고 VCD(108)에 의해 비데오신호가 되며 CRT(109)에 제2문자째의 라스터 0의 도트패턴이 표시된다. 화면에 표시하는 문자수가 1행에 m문자이라면 같은 동작을 m회 반복함으로써 제1문자에서 제m째 문자까지의 라수터 0번째 표시가 된다.The CRT 109 receives the video signal 143 and displays a dot pattern corresponding to the video signal on the screen. In this way, the zeroth raster dot of the first character of the screen is displayed. Next, upon receiving the clock signal 136 of the dot counter circuit 111, the CRTC 102 is shifted to the timing for displaying as the second character, and the address signal 134 is an address whose +1 is output to the present output. R After that, the address of the RM 103 is accessed through the MPX 104 as in the first character, and the latch code 105 latches the character code of the character and the second character from the CG 106. The dot pattern 141 corresponding to Raster 0 (Zero) is outputted, which becomes serial data 142 through the PSC 107, becomes a video signal by the VCD 108, and the second character to the CRT 109. The raster 0 dot pattern is displayed. If the number of characters to be displayed on the screen is m characters in one line, the same operation is repeated m times so that the Rasuter 0th display from the first character to the mth character is performed.

제m문자째의 표시동작이 종료하면 CRTC(102)는 HSYNC신호를 타이밍신호(133)로서 VCD(108)에 소출하여 휘선을 화면의 좌측으로 되돌린다. 또 이와 동시에 라스터어드레스신호(135)를 이전의 값(앞서의값)에 +1하여 어드레스신호(134)를 제1문자째 즉 RM(103)내의 표시문자 선두 어드레스로 되돌린다. 이후 CRTC(102)는 지금가지돠 동일하게 제1문자 ∼제m문자 째까지의 라스터 1번째를 표시한다.When the display operation of the m-th character is finished, the CRTC 102 outputs the HSYNC signal to the VCD 108 as the timing signal 133 to return the bright line to the left side of the screen. At the same time, the raster address signal 135 is +1 to the previous value (the previous value), and the address signal 134 is returned to the head address of the display character in the first character, that is, the RM103. Thereafter, the CRTC 102 displays the raster first from the first letter to the mth letter in the same manner.

문자 패턴의 세로방향 도트수가 X인 경우 이상의 동작을 X번 반복하여 1행의 표시를 실행한다. 이후, CRTC(102)는 HSYNC신호를 타이밍신호(133)로서 VCD(108)에 송출한 후 이번에는 라스터어드레스신호(135)를 +1진행시키는 대신 0으로 되돌려 어드레스신호(134)를 제1문자째의 어드레스로 환원하는 대신제(M+1)번째 문자로하여, 지금까지의 동일한 동작을 반복하여 제2행째의 표시를 한다. 화면의 최대행수가 n인 경우 n행째까지 동일한 동작을 반복하고 n행째의 라스터가지 표시동작을 종료하면 CRTC(102)는 HSYNC신호를 타이밍신호(133)로서 VCD(108)에 송출함과 동시에, 수직동기신호(VSYNC 신호)를 VDC(108)에 소출하고 CRT(109)의 휘점을 원점으로 환원하고 라스터 어드레스 신호(134)도 화면선두 어드레스로 환원시킨다.When the number of vertical dots in the character pattern is X, the above operation is repeated X times to execute display of one line. Thereafter, the CRTC 102 sends the HSYNC signal to the VCD 108 as the timing signal 133, and this time returns the address signal 134 to the first by returning the address signal 134 to 0 instead of moving the raster address signal 135 to +1. Instead of reducing to the address of the character, the second character is displayed by repeating the same operation so far as the (M + 1) th character. If the maximum number of rows of the screen is n, the same operation is repeated until the nth row and the raster branch display operation of the nth row is finished, and the CRTC 102 sends the HSYNC signal to the VCD 108 as the timing signal 133. The vertical synchronization signal (VSYNC signal) is outputted to the VDC 108, the bright point of the CRT 109 is reduced to the origin, and the raster address signal 134 is also reduced to the screen leading address.

이로 인하여 CRTC(102)의 동작은 CPU(102)로부터 동작개시지령을 받았을때와 같은조건으로 환원되어 그매(枚)째의 화면표시를 시작한다. 통상은 이사이RM(103)의 내용은 변하지 않고 있기 때문에 1매째의 화면과 2매째의 화면의 내용은 동일하며 이 표시를 CRTC(102)는 1초간에 50∼60매의 화면속도로 표시되도록 동작을 하여 인간에게는 화면이 정지되어 있는것처럼 보인다. 화면의 표시문자를 바꾸고저할때에는 위에서 말한 바와 같이 프레시 동작을 빈틈을 타서, MPX(104)를 통하여 어드레스 동작의 빈틈을 타서 MPX(104)를 통하여 어드레스 지정을 하여 RM(103)의 내용을 바꾸어 넣는 동작을 한다.As a result, the operation of the CRTC 102 is reduced to the same condition as when the operation start command is received from the CPU 102, and the display of the first screen is started. In general, since the contents of the moving image RM 103 are not changed, the contents of the first and second screens are the same, and the display is operated at a screen speed of 50 to 60 sheets per second for this display. It seems to humans that the screen is frozen. When changing the display characters on the screen, as described above, use the gap between the fresh operation, the address operation through the MPX 104, and the addressing through the MPX 104 to change the contents of the RM 103. Put action.

이렇게 하기 위해서는, MPX(104)를 컨트롤 하기 위하여 복잡한 조작이 필요하게 되나 그 상세한 것은 생략한다.In order to do this, complicated operations are required to control the MPX 104, but the details thereof are omitted.

종래장치에서는, 제3도에 나타낸 방식에 의한 화면의 스크로울을 행할수가 있다.In the conventional apparatus, the screen can be scrolled by the method shown in FIG.

즉, 현재 표시하고 있는 화면보다 1행분 스크로울 업하고 싶으면 CPU(101)는 CRTC(102)에 대하여 이전에 지정한 화면 선두어드레스에 m(행분의 문자수)을 가산한 새로운 화면 선두어드레스로 지정을 고친다.In other words, if the user wants to scroll up by one line from the currently displayed screen, the CPU 101 designates the new screen head address that adds m (the number of characters in the line) to the screen head address previously specified for the CRTC 102. Fix it.

CRTC(102)는 항상 리프레시동작을 계속하고 있으나, CRTC(102)는 CPU(101)로부터 표시화면 선두 어드레스를 지정하여 변경되면 표시도중의 화면 1매의 리프레시가 종료한 시점으로부터 새로운 선두 어드레스를 사용하여 스크로울후의 화면이 표시되도록 된다. 이와 같이 하여 화면 전체를 스크로울 하는 것은 비교적 용이하게 실시할 수가 있다. 그러나 제1도에 나타낸 바와 같은 고정표시영역을 갖는 스크로울은 CPU(101)로부터 CRTC(102)에 대하여 표시된 선두 어드레스를 지정 변경한다는 수단으로서는 실현 불가능한 것이다.The CRTC 102 always continues the refresh operation. However, when the CRTC 102 changes the CPU 101 by specifying the display screen head address, the CRTC 102 uses the new head address from the time when the refresh of one screen in display is finished. The screen after the scroll is displayed. In this way, the entire screen can be scrolled relatively easily. However, a scroll having a fixed display area as shown in FIG. 1 is not feasible as a means of designating and changing the head address displayed for the CRTC 102 from the CPU 101.

본 발명의 목적은 상기한 바와 같은 종래의 기술에 있어서의 문제점을 해결하고 고정표시 에리어를 포함하는 표시화면을 스크로울 제어를 행하는 표시제어장치를 제공하는 데 있다.DISCLOSURE OF THE INVENTION An object of the present invention is to solve the problems in the prior art as described above and to provide a display control apparatus which performs scroll control of a display screen including a fixed display area.

이렇게 하여 본 발명은, 표시되는 문자정보를 격납하는 기억장치와 그 기억장치로부터 문자정보를 순차적으로 출력하기 위한 어드레스를 공급하는 제어회로와, 그기억장치로부터 출력되는 문자패턴을 표시하는 표시부를 가진 표시장치에 있어서, 상기 기억장치의 리프레시동작이 현재 실행되고 있는 행수를 나타내는 행수카운터와 상기 표시부의 표시 화면상의 임의의 수의 행을 고정하기 위하여 그 행수를 지정하는 제1레지스터와, 행수카운터의 출력과 제2레지스터의 출력을 비교하는 비교회로와, 표시 화면상의 스크로울해야할 행수를 나타내는 정보를 격납하는 제2의 레지스터와, 상기 비교회로의 비교에 있어서 일치한 것에 응답하여 상기 제어회로로부터 보내지는 어드레스와 제2레지스터의 내용을 가산하여 상기 기억장치를 억세스해야 할 어드레스를 작성하는 가산회로를 갖도록 한 것이다.Thus, the present invention has a storage device for storing the displayed character information, a control circuit for supplying an address for sequentially outputting the character information from the storage device, and a display portion for displaying the character pattern outputted from the storage device. A display device comprising: a row count counter indicating a row number at which a refresh operation of the storage device is currently executed, and a first register for designating the row number in order to fix an arbitrary number of rows on a display screen of the display section; A comparison circuit for comparing the output with the output of the second register, a second register for storing information indicating the number of rows to be scrolled on the display screen, and from the control circuit in response to a match in the comparison of the comparison circuit. Must add the address and contents of the second register to access the storage device. To the addition circuit so as to have a writing less.

제5도에 본 발명의 스크로울제어를 실시하는 표시장치의 일예를 도시하여 설명한다. 또한, 제4도와 동일부분에는 동일부호를 나타내고 있다.5 shows an example of a display device for performing the scroll control of the present invention. In addition, the same code | symbol is shown in the same part as FIG.

본 실시예는 도중 쇄선으로 표시한 부분이 제4도의 것과 상이(相異)한 것이다. 즉 본 실시예에서는 MPX(104)의 한쪽 입력과 CRTC(102)로부터의 어드레스 신호(134)와의 사이에 모든 가산회로(125)가 계재되어 있다.In this embodiment, the portion indicated by the broken line in the middle is different from that in FIG. That is, in this embodiment, all the addition circuits 125 are interposed between one input of the MPX 104 and the address signal 134 from the CRTC 102.

121은 행스 카운터이고, CRTC(102)로부터의 타이밍 신호(133)와 계수하여 리프레스 동작이 현재 화면상의 어느 행째를 실행중인가를 알기 위한 회로이다. 123는 라인 지정 레지스터(이하 LREG라 함)이고 표시화면의 어느행째가지 고정영역으로 할 것인가를 지정하기 위한 레지스터이다. 이 레지스터(122)에는 CPU(101)로부터 데이터 버스(132)를 통하여 데이터가 세트된다.121 is a hangs counter, which counts with the timing signal 133 from the CRTC 102 to determine which row on the screen the release operation is currently executing. 123 is a line designation register (hereinafter referred to as LREG) and is a register for designating which line of the display screen is to be a fixed area. In this register 122, data is set from the CPU 101 via the data bus 132.

132은 비교회로이고 행수 카운터(121)의 내용과 LREG(122)의 내용의 대소(大小)를 비교하는 회로이다. 이 비교회로(123)으로부터로 행수 카운터(121)의 내용이 LREG(122)의 내용보다 커지면 출력으로서 1이 출력된다.132 is a comparison circuit, and a circuit for comparing the magnitude of the contents of the row counter 121 and the contents of the LREG 122. When the content of the row counter 121 is larger than that of the LREG 122 from the comparison circuit 123, 1 is output as the output.

이 출력은 스크로울 수 지정 레지스터(이하, NREG라 함)(124)에 공급된다. NREG(124)에는 스크로울하는 행수를 m배하여 문자수로 변환한 값이 세트된다.This output is supplied to a scroll number designation register (hereinafter referred to as NREG) 124. The NREG 124 sets a value obtained by multiplying the number of rows to be m by the number of characters.

이 NREG(124)는 CPU(101)로부터 데어터 버스(132)를 통하여 세트된다. 이 NREG(124)의출력은 가산회로(125)에 입력되나 비교회로(123)의 출력이 인 경우에는 (NREG124)의 출력은 모두 억제(inhibit)되어 0이 되도록 되어 있다. 가산회로(125)는 CRTC(102)출력과 CRTC(102)의어드레스 신호(134)가 입력되고 있고 이 가산회로(125)의 출력은 MPX(104)의 한쪽의 입력에 접속되어 있다. 가산회로(125)는 필요한 비트수를 갖는 전가산회로(full adder)로 구성하며, NREG(124)의출력과 CRTE(102)로부터의 어드레스 신호(134)와의 합을 만드는 회로이다. 위에서 말한 회로중에서 행수 카운터(121)는 플립플릅의 조합으로 구성할 수가 있으며, 이 카운터는 CRTC(102)로부터의 타이밍 신호 (133)중에서 VSYNC신호에 의하여 세트되고, HSYNC신호에 의하여 카운트업(count up)되는 것이다.This NREG 124 is set from the CPU 101 via the data bus 132. The output of the NREG 124 is input to the addition circuit 125, but when the output of the comparison circuit 123 is, all of the outputs of (NREG124) are inhibited to be zero. In the addition circuit 125, the CRTC 102 output and the address signal 134 of the CRTC 102 are input, and the output of the addition circuit 125 is connected to one input of the MPX 104. The adder circuit 125 is a circuit that constitutes a full adder having the required number of bits and makes the sum of the output of the NREG 124 and the address signal 134 from the CRTE 102. In the above-described circuit, the row counter 121 can be configured by a combination of flip flops, which are set by the VSYNC signal in the timing signal 133 from the CRTC 102 and counted up by the HSYNC signal. up).

또 LREG(122)와 NREG(124)는 필요한 비트길이를 갖는래치회로로서 구성가능하다.In addition, the LREG 122 and the NREG 124 can be configured as latch circuits having required bit lengths.

또 NREG(124)의 출력에는 비교회로(123)의 출력이 "1"일때 이외에는 출력이 되지 않도록 게이트회로를 갖고 있다.The output of the NREG 124 has a gate circuit so as not to be output except when the output of the comparison circuit 123 is "1".

비교회로(123)는 LREG(122)의 내용과 행수 카운터(121)의 내용의 대소를 비교하는 회로로서, 이것도 논리케이트의 조합으로 용이하게 구성할 수가 있다. 가산회로(125)도 앞서 말한 바와 같이 전가산기(full adder)를 필요한 비트수 만큼 갖는 회로이고 통상 시판되고 있는 MSI로서 구성하기는 용이하다. 이와 같이 본 발명에 있어서의 (121)∼(125)의 구성요소는 보통 시판되고 있는 SSI나 MSI로서 용이하게 실현될수 있기 때문에 여기에서는 이것들의 구성요소에 대하여서는 더 이상 언급하지 않는다.The comparison circuit 123 compares the magnitude of the contents of the LREG 122 and the contents of the row counter 121, which can be easily configured by a combination of logic gates. The adder circuit 125 is also a circuit having a full adder as many as necessary bits as described above, and is easily configured as a commercially available MSI. As described above, since the components of 121 to 125 in the present invention can be easily realized as commercially available SSIs and MSIs, these components are not mentioned anymore.

다음에 본 실시예의 동작에 대하여 설명한다.Next, the operation of the present embodiment will be described.

제4도의 종래기술의 예에서는 CRTC(102)의 입력에 어드레스 신호(134)는 직접 MPX(104)의 한쪽 입력에 접속되어 있었으나, 본 실시예에 있어서는 가산회로(125)의 한쪽 입력에 접속되어 있다. 또 가산회로(125)의 또한쪽 입력에는 NREG(124)에 접속되어 있다. 이 가산회로(125)의 출력은 종래 기술의 예에서 CRTC(102)로부터의 어드레스 신호(134)가 접속되어 있었던 입력에 입력되고 있다. 여기서 명백하게 알수 있는 바와 같이 만일 NREG(124)의 내용이 0이였다고 하면, 본 실시예는 종래 기술과 똑같이 동작한다. 즉 가산회로(125)는 CRTC(102)로부터의 어드레스 신호(134)와 NREG(124)의 내용을 가산하여 그 출력을 MPX(104)의 한쪽 입력으로 보내게 되나, NREG(124)의 내용이 0이기 때문에 어드레스 신호(134)와 0의 합 즉, 어드레스 신호(134)가 그대로 MPX(104)의 한쪽에 인가되는 것이 좋다. 따라서 NREG(124)의 내용이 0인 경우에는 본 표시장치 전체의 동작은 제4도의 종래 기술의 예와 아주 동일한 것이 된다.In the example of the prior art of FIG. 4, the address signal 134 is directly connected to one input of the MPX 104 in the input of the CRTC 102, but is connected to one input of the addition circuit 125 in this embodiment. have. The other input of the addition circuit 125 is connected to the NREG 124. The output of this addition circuit 125 is input to the input to which the address signal 134 from the CRTC 102 was connected in the example of the prior art. As can be clearly seen here, if the content of NREG 124 is zero, this embodiment operates in the same manner as in the prior art. That is, the addition circuit 125 adds the contents of the address signal 134 and the NREG 124 from the CRTC 102 and sends the output to one input of the MPX 104, but the contents of the NREG 124 Since it is 0, the sum of the address signal 134 and 0, that is, the address signal 134 is preferably applied to one side of the MPX 104 as it is. Therefore, when the content of the NREG 124 is 0, the operation of the entire display device is the same as in the prior art example of FIG.

다음에 고정표시영역으로서 i행(i행째∼i행째)를 지정하여 Y행의스크로울 하고저할 때에는 다음과 같이 하면 된다. 즉 CPU(101)는 LREG(122)에 고정표시 영역수 i를 데이터버스(132)를 통하여 세트한다. 또 CPU(101)는 스크로울을 하고 저하는 행수 X를 m배(1행의 문자수를 m로 한다)한 값을 NREG(124)에 데이터버스(132)를 통하여 세트한다. 이때 행수 카운터(121)는 현재 리프레시 중인 화면상의 행수를 카운트하고 있다. 이 행수 카운터(121)의 출력과 LREG(122)의 출력은 함께 비교회로(123)로 입력되고 있으므로 행수 카운터(121)가 LREG(122)에 세트되어 있는 값 i보다도 커지면 비교회로(123)의 출력은"1"이 된다.Next, when the i-row (i-th to i-th row) is designated as the fixed display area to scroll through Y-rows, the following may be performed. That is, the CPU 101 sets the fixed display area number i in the LREG 122 via the data bus 132. In addition, the CPU 101 sets the NREG 124 via the data bus 132 a value of m times the number of rows X to be reduced and the number of rows X is reduced (the number of characters in one row is m). At this time, the row counter 121 counts the number of rows on the screen currently being refreshed. Since the output of the row counter 121 and the output of the LREG 122 are input together to the comparison circuit 123, when the row counter 121 becomes larger than the value i set in the LREG 122, the comparison circuit 123 The output is "1".

그러나 비교회로(123)의 출력이 "0"인 때에는 NREG(124)의 출력은 억제되어 있어서 0이 출력되고 있으므로 행수 카운터(121)가 LREG(122)에 세트되어 있는 값 i보다 작을때에는 지금까지의 통상의 리프레시 상태와 마찬가지로 화면을 표시하고 있다. 한편, 비교회로(123)의 출력이 "1"이 되면 NREG(124)의 내용이 출력되어 가산회로 (125)에는 NREG(124)의 출력과 CRTC(102)의 어드레스 신호가 입력되어 가산회로(125)의 출력은 NREG(124)의 내용인 Yxm만큼 이전의 데이터보다 큰 값을 나타내게 된다. 이 가산회로(125)의 출력은 MPX(104)을 통하여 RM(103)에 보내지고 있기 때문에 RM(103)에서는 번지가 Yxm만큼 건너 뛰어 액세스되는 것이 된다.However, when the output of the comparison circuit 123 is "0", the output of the NREG 124 is suppressed and 0 is output. Thus, when the row count counter 121 is smaller than the value i set in the LREG 122, it has been until now. The screen is displayed as in the normal refresh state of. On the other hand, when the output of the comparison circuit 123 becomes "1", the contents of the NREG 124 are output, and the output of the NREG 124 and the address signal of the CRTC 102 are input to the addition circuit 125 to add the circuit ( The output of 125 indicates a value larger than the previous data by Yxm, which is the content of the NREG 124. Since the output of the addition circuit 125 is sent to the RM 103 via the MPX 104, the address is skipped by Yxm in the RM 103 to be accessed.

따라서, 0행째로부터 i행까지의 고정표시 영역으로서 지정된 선두 어드레스로부터 순서적으로 갱신된 어드레스에 의하여 RM(103)으로부터 독출된 데이터가 표시되거나 i행을 넘으면 Yxm만큼 앞선 어드레스로부터 독출된 데이터가 순차적으로 표시되는 것이 되어 고정표시 영역을 제외한 영역이 Y행만큼 스크로울 된다.Therefore, the data read from the RM 103 is displayed by the address sequentially updated from the head address designated as the fixed display area from the 0th row to the ith row, or if the data read from the address preceding by Yxm is exceeded when the ith row is exceeded. The area except the fixed display area is scrolled by Y rows.

이 이후 스크로울을 계속하기 위해서는 CPU(101)가 CRTC(102)를 m의 정수배(整數倍)씩 증가시켜 다시 세트하면 되며 이와 같이하면 표시화면은 고정표 시영역을 그대로 두고 (i+1)행째 이후를 순차 스크로울업해 나갈수가 있게 된다.After this, in order to continue the scrolling, the CPU 101 may set the CRTC 102 again by increasing the integer multiple of m. In this case, the display screen is left with the fixed display area as it is (i + 1). You will be able to scroll up afterwards.

또 NREG(124)의 값을 감소시키면 스크로울다우해 나갈수도 있으며 NREG(124)를 0으로 하면 스크로울 전의 화면으로 환원할 수도 있게 된다.In addition, if the value of NREG 124 is decreased, the scroll can be done. If the NREG 124 is 0, the screen before the scroll can be reduced.

또 고정표시 영역의 증감은 LREG(122)를 다시 세트하는 것으로 가능하다. 또 고정표시 영역을 남기고 페이지 바꾸기를 할때는 NREG(124)에 1페이지분에 해당하는 문자수를 세트하면 되며, 이 경우에는 페이지를 넘길때마다 NREG(124)의 내용을 1페이지에 해당하는 문자수의 정수배(整數倍)씩 증가시켜 나가면 된다. 위에 상술한 RM(103)에 대한 선택적 어드레신에 의한 본 발명의 스크로울제어의 개념을 제6도에 도식적으로 나타내었다.The fixed display area can be increased or decreased by setting the LREG 122 again. When changing pages with leaving a fixed display area, the number of characters corresponding to one page is set in NREG (124). In this case, the contents of NREG (124) equal to one page each time the page is turned over. It can be increased by an integer multiple of. 6 illustrates the concept of the scroll control of the present invention by the selective addressing of the RM 103 described above.

상술한 바와 같이 본 발명의 스크로울제어는 문자정보를 기억하고 있는 기억장치를 선택적으로 어드레싱하여 화면의 스크로울을 하는 것이다.As described above, the scroll control of the present invention selectively scrolls a screen by selectively addressing a storage device that stores character information.

따라서 종래와 같이 스크로울후의 화면 데이터를 계산기 시스템의 소프트웨어에 다시 고쳐 작성할 필요가 없기 때문에 시스템의 처리능력을 저하시킬 염려가 없고 또 표시창치측에 스크로울하기 위하여 화면에 1대 1로 대응시킨 기억장치를 특별하게 설치할 필요가 없기 때문에 표시장치의 가격을 크게 절감시킬수가 있게 된다.Therefore, since there is no need to rewrite the screen data after scrolling into the software of the calculator system as in the prior art, there is no fear of lowering the processing capacity of the system, and a storage device that corresponds one to one on the screen to scroll to the display window side. Since there is no need to install specially, the price of the display device can be greatly reduced.

이와 같이 본 발명에 의한 스크로울제어는 대단히 큰 이익을 가져온다.As such, the scroll control according to the present invention brings tremendous benefits.

Claims

A storage device 103 for storing the displayed character information, a control circuit 102 for supplying an address which should sequentially output the character information from the storage device 103, and the character information output from the storage device 103. In a display device having a collector generator 106 for outputting a character pattern corresponding to the display unit and a display unit 109 for displaying a character pattern output from the collector generator 106, the refresh operation of the storage device is currently performed. A row count counter 121 indicating the number of rows being executed, a register 122 specifying the number of rows to fix an arbitrary number of rows on the display screen of the display unit 109, and an output of the row count counter 121; The comparison circuit 123 for comparing the output of the register 122, the register 124 for storing information indicating the number of rows to be scrolled on the display screen and the comparison circuit 123 correspond to the match. Ha Sent from the control circuit 102 is a display control device comprising the addition circuit 125 to write the address and the contents added to the need to access the storage device 103, an address of the register.