KR20240126391A - 전도성 상호연결 구조물을 라이닝하는 강유전체 구조물 - Google Patents

전도성 상호연결 구조물을 라이닝하는 강유전체 구조물 Download PDF

Info

Publication number
KR20240126391A
KR20240126391A KR1020230153455A KR20230153455A KR20240126391A KR 20240126391 A KR20240126391 A KR 20240126391A KR 1020230153455 A KR1020230153455 A KR 1020230153455A KR 20230153455 A KR20230153455 A KR 20230153455A KR 20240126391 A KR20240126391 A KR 20240126391A
Authority
KR
South Korea
Prior art keywords
ferroelectric
conductive
interconnect structure
conductive interconnect
layer
Prior art date
Application number
KR1020230153455A
Other languages
English (en)
Inventor
쿠오-칭 후앙
유-쉥 첸
이 칭 옹
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20240126391A publication Critical patent/KR20240126391A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/485—Adaptation of interconnections, e.g. engineering charges, repair techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5283—Cross-sectional geometry
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/516—Insulating materials associated therewith with at least one ferroelectric layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6684—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a ferroelectric gate insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/78391—Field effect transistors with field effect produced by an insulated gate the gate comprising a layer which is used for its ferroelectric properties
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/10—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B51/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors
    • H10B51/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory transistors characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 개시의 다양한 실시예는 제1 전도성 상호연결 구조물과 제2 전도성 상호연결 구조물 사이에 배치된 강유전체 구조물을 포함하는 집적 칩에 관한 것이다. 제1 전도성 상호연결 구조물은 기판 위에 놓인다. 제2 전도성 상호연결 구조물은 제1 전도성 상호연결 구조물 위에 놓인다. 제2 전도성 상호연결 구조물은 전도성 비아 세그먼트 바로 위에 있는 전도성 와이어 세그먼트를 포함한다. 강유전체 구조물은 전도성 와이어 세그먼트의 대향 측벽과 하부 표면을 따라 그리고 전도성 비아 세그먼트의 대향 측벽과 하부 표면을 따라 연속적으로 연장된다.

Description

전도성 상호연결 구조물을 라이닝하는 강유전체 구조물{FERROELECTRIC STRUCTURE LINING CONDUCTIVE INTERCONNECT STRUCTURE}
관련 출원에 대한 참조
본 출원은 2023년 2월 13일 출원된 미국 가출원 번호 제63/484,541호의 우선권을 주장하며, 이 출원의 내용은 그 전체가 참조에 의해 여기에 포함된다.
오늘날 수많은 전자 디바이스에는 데이터를 저장하도록 구성된 전자 메모리가 들어있다. 전자 메모리는 휘발성 메모리 또는 비휘발성 메모리일 수 있다. 휘발성 메모리는 전원이 켜져있는 동안 데이터를 저장하는 반면에, 비휘발성 메모리는 전원이 제거되었을 때 데이터를 저장할 수 있다. 강유전체 랜덤 액세스 메모리(FeRAM; Ferroelectric random-access memory)는 차세대 비휘발성 메모리 기술에 대한 하나의 유망한 후보이다. 이는 FeRAM 디바이스가 빠른 기록 시간, 높은 내구성, 낮은 전력 소비, 및 방사선으로부터의 손상에 대한 낮은 취약성을 포함한 많은 이점을 제공하기 때문이다.
본 개시의 양상은 다음의 상세한 설명으로부터 첨부 도면과 함께 볼 때 가장 잘 이해된다. 산업계에서의 표준 실시에 따라 다양한 특징부들이 실축척대로 도시되지 않은 것을 유의하여야 한다. 사실상, 다양한 특징부들의 치수는 설명을 명확하게 하기 위해 임의로 증가되거나 감소되었을 수 있다.
도 1은 전도성 상호연결 구조물의 대향 측벽과 하부 표면을 따라 배치된 강유전체 구조물을 포함하는 집적 칩의 일부 실시예의 단면도를 예시한다.
도 2는 트랜지스터 위에 배열된 강유전체 구조물을 갖는 집적 칩의 일부 실시예의 단면도를 예시한다.
도 3a 및 도 3b는 도 2의 집적 칩의 일부 다른 실시예의 단면도를 예시하며, 여기서 강유전체 구조물은 강유전체 층 상에 배치된 절연체 층을 포함한다.
도 4a 및 도 4b는 도 2의 집적 칩의 일부 다른 실시예의 단면도를 예시하며, 여기서 강유전체 구조물은 강유전체 층 상에 배치된 반도체 층을 포함한다.
도 5a 및 도 5b는 도 2의 집적 칩의 일부 다른 실시예의 단면도를 예시하며, 여기서 강유전체 구조물은 강유전체 층과 전극 층 사이에 배치된 반도체 층을 포함한다.
도 6은 복수의 메모리 셀들을 포함하는 임베디드 메모리 영역 및 임베디드 메모리 영역에 측방향으로 인접한 로직 영역을 갖는 집적 칩의 일부 실시예의 단면도를 예시한다.
도 7a 및 도 7b는 기판 위에 배치된 복수의 메모리 셀들을 포함하는 집적 칩의 일부 실시예의 다양한 도면들을 예시한다.
도 8 내지 도 16은 전도성 상호연결 구조물의 대향 측벽과 하부 표면을 따라 배치된 강유전체 구조물을 포함하는 집적 칩을 형성하기 위한 방법의 일부 실시예의 다양한 단면도들을 예시한다.
도 17은 전도성 상호연결 구조물의 대향 측벽과 하부 표면을 따라 배치된 강유전체 구조물을 포함하는 집적 칩을 형성하기 위한 방법의 일부 실시예의 흐름도를 예시한다.
본 개시는 본 개시의 상이한 특징들을 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 컴포넌트 및 구성의 구체적 예가 본 개시를 단순화하도록 아래에 기재된다. 이들은 물론 단지 예일 뿐이며 한정하고자 하는 것이 아니다. 예를 들어, 이어지는 다음 기재에 있어서 제2 특징부 상에 또는 위에 제1 특징부를 형성하는 것은, 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있고, 제1 및 제2 특징부가 직접 접촉하지 않도록 제1 특징부와 제2 특징부 사이에 추가의 특징부가 형성될 수 있는 실시예도 또한 포함할 수 있다. 또한, 본 개시는 다양한 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순하고 명확하게 하기 위한 목적인 것이며, 그 자체가 설명되는 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, “밑에”, “아래에”, “하부”, “위에”, “상부” 등과 같은 공간적으로 상대적인 용어는 도면에 예시된 바와 같이 하나의 구성요소 또는 특징부의 또다른 구성요소(들) 또는 특징부(들)에 대한 관계를 기재하고자 설명을 쉽게 하기 위해 여기에서 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시된 배향에 더하여 사용중이거나 동작중인 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 달리 배향될 수 있고(90도 회전되거나 또는 다른 배향으로), 여기에서 사용된 공간적으로 상대적인 기술자는 마찬가지로 그에 따라 해석될 수 있다.
강유전체 랜덤 액세스 메모리(FeRAM) 디바이스는 강유전체 층에 의해 상부 전극으로부터 분리되는 하부 전극을 포함할 수 있다. 강유전체 층은 제1 편광 상태와 제2 편광 상태 사이에 스위칭될 수 있는 고유 쌍극자를 갖는다. FeRAM 디바이스의 동작 동안, 강유전체 층을 제1 편광 상태 또는 제2 편광 상태로 스위칭하기 위해 상부 전극과 하부 전극 사이에 적합한 바이어싱 조건이 적용될 수 있다. 제1 및 제2 편광 상태는 FeRAM 디바이스에 상이한 커패시턴스를 제공하며, 이는 판독 동작 동안 대응하는 비트 라인에 적합한 판독 전압을 인가함으로써 감지될 수 있다. 상이한 커패시턴스는 FeRAM 디바이스가 데이터를 디지털로 저장할 수 있도록 이산 데이터 상태(예컨대, 논리 "0" 또는 "1")를 나타낸다. 제1 편광 상태에서의 강유전체 층의 편광 전하와 제2 편광 상태에서의 강유전체 층의 편광 전하 사이의 차이는 FeRAM 디바이스의 메모리 윈도우에 대응한다. FeRAM 디바이스는 수직으로 제1 전도성 상호연결 구조물과 제2 전도성 상호연결 구조물 사이에 백 엔드 오브 라인(BEOL; back-end-of-line) 구조물에 통합될 수 있다.
집적 칩의 피처 크기가 스케일링 다운됨에 따라, 상부 전극과 하부 전극 사이의 강유전체 층의 영역이 감소된다. 그 결과, FeRAM 디바이스의 메모리 윈도우가 감소되며, 그에 의해 FeRAM 디바이스의 데이터 상태를 정확하게 검출하는 것이 어렵게 된다. 상부 전극과 하부 전극 사이의 강유전체 층의 영역을 증가시키기 위한 노력으로, FeRAM 디바이스는 제1 전도성 상호연결 구조물과 제2 전도성 상호연결 구조물 사이에 배치된 상호연결 유전체 구조물의 측벽에 의해 정의되는 트렌치 내에 배치될 수 있다. 상부 전극, 강유전체 층, 및 하부 전극은 트렌치를 라이닝하며, 그에 의해 상부 전극과 하부 전극 사이의 강유전체 층의 영역을 증가시킨다. 그러나, 트렌치에 FeRAM 디바이스를 형성하는 것은, 트렌치를 형성하기 위한 하나 이상의 패터닝 프로세스, 및 트렌치 위로부터 상부 및 하부 전극 및/또는 강유전체 층의 과잉 재료를 제거하기 위한 하나 이상의 제거 프로세스(예컨대, 에칭 프로세스(들), 평탄화 프로세스(들) 등)를 수행하는 것을 포함한다. 이는 FeRAM 디바이스를 제조하는 것과 연관된 비용을 증가시킨다. 또한, 제1 전도성 상호연결 구조물과 제2 전도성 상호연결 구조물 사이에 연장되는 트렌치는 전기적 라우팅에 사용될 수 있는 상호연결 구조물의 공간을 차지한다. 따라서, 설계 복잡도가 증가될 수 있고 그리고/또는 단일 기판 위에 배치된 디바이스의 수가 감소될 수 있다.
본 개시는, 일부 실시예에서, 대응하는 전도성 상호연결 구조물과 통합된 강유전체 구조물을 포함하는 집적 칩 및 연관 방법에 관한 것이다. 집적 칩은 기판 위에 있는 제1 전도성 상호연결 구조물 및 제1 전도성 상호연결 구조물 위에 있는 제2 전도성 상호연결 구조물을 포함한다. 제2 전도성 상호연결 구조물은 전도성 비아 세그먼트 바로 위에 있는 전도성 와이어 세그먼트를 갖는 전도성 바디 구조물을 포함한다. 일부 실시예에서, 강유전체 구조물은 제1 전극 층, 제2 전극 층, 및 제1 전극 층과 제2 전극 층 사이에 배치된 강유전체 층을 포함한다. 강유전체 구조물의 층들은 전도성 와이어 세그먼트 및 전도성 비아 세그먼트의 대향 측벽과 하부 표면을 따라 연속적으로 연장된다. 전도성 와이어 및 비아 세그먼트의 대향 측벽과 하부 표면을 따라 강유전체 구조물의 층들을 배치하는 것은 제1 전극 층과 제2 전극 층 사이의 강유전체 층의 영역을 증가시키고, 그에 의해 강유전체 구조물의 메모리 윈도우를 증가시킨다.
또한, 집적 칩의 제조 동안, 제1 전도성 상호연결 구조물은 제1 다마신 프로세스(예컨대, 단일 다마신 프로세스 또는 듀얼 다마신 프로세스)에 의해 형성될 수 있다. 그 후에, 강유전체 구조물 및 제2 전도성 상호연결 구조물은 제2 다마신 프로세스(예컨대, 듀얼 다마신 프로세스)에 의해 형성될 수 있다. 따라서, 강유전체 구조물 및 제2 전도성 상호연결 구조물은 서로 동시에 형성될 수 있다. 결과적으로, 집적 칩을 제조하는 것과 연관된 비용 및 시간이 감소된다.
도 1은 전도성 상호연결 구조물의 대향 측벽과 하부 표면을 따라 배치된 강유전체 구조물을 포함하는 집적 칩의 일부 실시예의 단면도(100)를 예시한다.
집적 칩은 기판(102) 위에 있는 BEOL 구조물(103)을 포함한다. BEOL 구조물(103)은 제1 전도성 상호연결 구조물(109), 제1 전도성 상호연결 구조물(109) 위의 제2 전도성 상호연결 구조물(121), 및 제2 전도성 상호연결 구조물(121) 위의 제3 전도성 상호연결 구조물(122)을 포함한다. 제1 전도성 상호연결 구조물(109)은 제1 유전체 층(104) 내에 배치되고, 제2 전도성 상호연결 구조물(121)은 제2 유전체 층(124) 내에 배치된다. BEOL 구조물(103)의 전도성 상호연결 구조물(예컨대, 제1, 제2 및 제3 전도성 상호연결 구조물(109, 121, 122))은 기판(102) 위 및/또는 상의 반도체 디바이스(예컨대, 메모리 디바이스, 트랜지스터 등)를 서로 전기적으로 커플링하도록 구성된다. 다양한 실시예에서, BEOL 구조물(103)은 상호연결 구조물로 지칭될 수 있다.
일부 실시예에서, 제1 전도성 상호연결 구조물(109)은 제1 전도성 바디 구조물(106) 및 제1 전도성 라이너(105)를 포함한다. 제1 전도성 라이너(105)는 제1 전도성 바디 구조물(106)의 대향 측벽과 하부 표면을 따라 배치된다. 다양한 실시예에서, 제1 전도성 라이너(105)는 제1 전도성 바디 구조물(106)로부터 BEOL 구조물(103)의 다른 구조물로의 확산 종(예컨대, 구리, 알루미늄 등)의 확산을 감소시키거나 방지하도록 구성된다. 제3 전도성 상호연결 구조물(122)은 제3 전도성 바디 구조물(126) 및 제2 전도성 라이너(125)를 포함한다. 제3 전도성 상호연결 구조물(122)의 제2 전도성 라이너(125)는 제3 전도성 바디 구조물(126)의 대향 측벽과 하부 표면을 따라 배치되고, 제3 전도성 바디 구조물(126)로부터 BEOL 구조물(103)의 다른 구조물로의 확산 종의 확산을 완화시키도록 구성된다.
다양한 실시예에서, 제2 전도성 상호연결 구조물(121)은 전도성 비아 세그먼트(118) 바로 위에 있는 전도성 와이어 세그먼트(120)를 갖는 제2 전도성 바디 구조물(117)을 포함한다. 일부 실시예에서, 제2 전도성 바디 구조물(117)은 단일 연속 재료이다. 전도성 비아 세그먼트(118)는 전도성 와이어 세그먼트(120)의 하부 표면으로부터 제1 전도성 상호연결 구조물(109)을 향해 연속적으로 연장된다. 전도성 비아 세그먼트(118)의 대향 측벽은 전도성 와이어 세그먼트(120)의 대향 측벽 사이에 측방향으로 이격된다. 집적 칩은, BEOL 구조물(103) 내에 배치되며 제2 전도성 상호연결 구조물(121)의 표면을 라이닝하는 강유전체 구조물(110)을 더 포함한다. 일부 실시예에서, 강유전체 구조물(110)은 제1 전극 층(112), 제2 전극 층(116), 및 제1 전극 층과 제2 전극 층(112, 116) 사이에 배치된 강유전체 층(114)을 포함한다. 제1 및 제2 전극 층(112, 116) 및 강유전체 층(114)은 전도성 와이어 세그먼트(120)의 대향 측벽과 하부 표면을 따라 그리고 전도성 비아 세그먼트(118)의 대향 측벽과 하부 표면을 따라 연속적으로 연장된다. 제2 전도성 상호연결 구조물(121)의 전도성 비아 및 와이어 세그먼트(118, 120)의 대향 측벽과 하부 표면을 따라 강유전체 구조물(110)의 층들을 배치하는 것은 제1 및 제2 전극 층(112, 116) 사이의 강유전체 층(114)의 영역을 증가시키며, 그에 의해 강유전체 구조물(110)의 메모리 윈도우를 증가시킨다. 따라서, 전도성 비아 및 와이어 세그먼트(118, 120)의 대향 측벽과 하부 표면을 라이닝하는 강유전체 구조물(110)의 층에 의해, 집적 칩의 전체 성능이 개선된다. 다양한 실시예에서, 강유전체 구조물(110)은 금속-강유전체-금속(MFM; metal-ferroelectric-metal) 디바이스로서 구성될 수 있다.
또 추가의 실시예에서, 집적 칩의 제조 동안, 제1 전도성 상호연결 구조물(109)은 제1 다마신 프로세스(예컨대, 단일 다마신 프로세스 또는 듀얼 다마신 프로세스)에 의해 형성될 수 있다. 그 후에, 강유전체 구조물(110) 및 제2 전도성 상호연결 구조물(121)은 제2 다마신 프로세스(예컨대, 듀얼 다마신 프로세스)에 의해 형성될 수 있다. 이러한 실시예에서, 강유전체 구조물(110) 및 제2 전도성 상호연결 구조물(121)은 서로 동시에 형성된다. 강유전체 구조물(110)을 제2 전도성 상호연결 구조물(121)과 함께 형성함으로써, 강유전체 구조물(110)을 형성하는 데 이용되는 프로세싱 단계의 수가 감소될 수 있다. 결과적으로, 집적 칩을 제조하는 것과 연관된 비용 및 시간이 감소된다. 또한, 제2 전도성 상호연결 구조물(121)과 함께 강유전체 구조물(110)을 형성하는 것은 강유전체 구조물(110)의 측방 풋프린트(lateral footprint)를 감소시키며, 그에 의해 집적 칩의 디바이스 밀도를 증가시킨다.
도 2는 트랜지스터 위에 배열된 강유전체 구조물을 갖는 집적 칩의 일부 실시예의 단면도(200)를 예시한다.
집적 칩은 기판(102) 내에 및/또는 상에 배치된 트랜지스터(202)를 포함한다. 기판(102)은 예를 들어 실리콘, 단결정질 실리콘, 벌크 기판, SOI(silicon-on-insulator) 기판, 일부 다른 적합한 기판 등일 수 있거나 이를 포함할 수 있다. 다양한 실시예에서, 트랜지스터(202)는 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET; metal-oxide semiconductor field-effect transistor), 바이폴라 접합 트랜지스터(BJT; bipolar junction transistor), 고전기 이동도 트랜지스터(HEMT; high-electric-mobility transistor), 핀 전계 효과 트랜지스터(FinFET; fin field-effect transistor) 등일 수 있다. 트랜지스터(202)는 기판(102) 위에 있는 게이트 유전체 층(206), 게이트 유전체 층(206) 위에 있는 게이트 전극(208), 및 게이트 전극(208)의 대향측에 기판(102)에 배치된 소스/드레인 영역의 쌍(204)을 포함한다. 소스/드레인 영역(들)은, 상황에 따라 개별적으로 또는 집합적으로, 소스 또는 드레인을 나타낼 수 있다.
하부 유전체 층(212)이 기판(102) 위에 놓인다. 전도성 콘택(210)이 하부 유전체 층(212) 내에 배치되고 트랜지스터(202)에 전기적으로 커플링된다. 예를 들어, 전도성 콘택(210)은 소스/드레인 영역 쌍(204)의 제1 소스/드레인 영역에 직접 전기적으로 커플링된다. 일부 실시예에서, 소스/드레인 영역 쌍(204)의 제2 소스/드레인 영역이 소스 라인에 전기적으로 커플링된다. 또 추가의 실시예에서, 게이트 전극(208)은 워드 라인에 직접 전기적으로 커플링된다. 전도성 콘택(210)은 예를 들어 텅스텐, 루테늄, 또다른 전도성 재료 등일 수 있거나 이를 포함할 수 있다.
BEOL 구조물(103)이 전도성 콘택(210) 및 하부 유전체 층(212) 위에 놓인다. 일부 실시예에서, BEOL 구조물(103)은 유전체 구조물 내에 배치된 복수의 금속화 층들을 포함한다. 복수의 금속화 층들은 제1 전도성 상호연결 구조물(109), 제2 전도성 상호연결 구조물(121), 및 제3 전도성 상호연결 구조물(122)을 포함한다. 유전체 구조물은 하부 유전체 층(212) 위에 서로 교대로 배치된 복수의 에칭 정지 층들(226-231)과 복수의 금속간 유전체(IMD; inter-metal dielectric) 층들(216-223)을 포함한다.
복수의 IMD 층들(216-223)은, 예를 들어 실리콘 이산화물, USG(undoped silica glass), 탄소 도핑된 실리콘 이산화물 등과 같은 로우 k 유전체 재료, 일부 다른 적합한 유전체, 또는 전술한 것의 임의의 조합일 수 있거나 이를 포함할 수 있다. 복수의 에칭 정지 층들(226-231) 은 예를 들어 실리콘 질화물, 실리콘 탄화물, 일부 다른 유전체, 또는 전술한 것의 임의의 조합일 수 있거나 이를 포함할 수 있다. 복수의 IMD 층들(216-223)은 제1 IMD 층(216), 제2 IMD 층(218), 제3 IMD 층(220), 제4 IMD 층(222), 및 제5 IMD 층(223)을 포함한다. 복수의 에칭 정지 층들(226-231)은 제1 에칭 정지 층(226), 제2 에칭 정지 층(228), 제3 에칭 정지 층(230), 및 제4 에칭 정지 층(231)을 포함한다. 일부 실시예에서, 에칭 정지 층들(226-231)은 각각, 약 10 옹스트롬보다 큰 두께, 약 10 내지 500 옹스트롬의 범위 내, 약 100 내지 500 옹스트롬의 범위 내, 또는 일부 다른 적합한 값의 두께를 갖는다. 다양한 실시예에서, 각각 약 10 옹스트롬보다 큰 두께를 갖는 에칭 정지 층들(226-231)은 BEOL 구조물(103)의 제조 동안 수행되는 에칭 프로세스 동안 아래에 있는 층에 대한 손상을 완화시킨다. 추가 실시예에서, IMD 층들(216~223)은 각각, 약 200 옹스트롬보다 큰 두께, 약 200 내지 8,000 옹스트롬의 범위 내, 약 800 내지 8,000 옹스트롬의 범위 내, 또는 일부 다른 적합한 값을 갖는다.
다양한 실시예에서, 제1 전도성 상호연결 구조물(109)은 제1 전도성 바디 구조물(106) 및 제1 전도성 바디 구조물(106)의 대향 측벽과 하부 표면을 따라 배치된 제1 전도성 라이너(105)를 포함한다. 제1 전도성 바디 구조물(106)은 예를 들어 알루미늄, 구리, 루테늄, 일부 다른 전도성 재료, 또는 전술한 것의 임의의 조합일 수 있거나 이를 포함할 수 있다. 제1 전도성 라이너(105)는 예를 들어 티타늄 질화물, 탄탈륨 질화물, 탄탈륨, 티타늄 등일 수 있거나 이를 포함할 수 있다. 제1 전도성 상호연결 구조물(109)의 높이(236)는 예를 들어, 약 200 옹스트롬보다 크거나, 약 200 내지 약 8,000 옹스트롬의 범위 내에 있거나, 약 800 내지 약 8,000 옹스트롬의 범위 내에 있거나, 또는 일부 다른 적합한 값일 수 있다. 추가 실시예에서, 높이(236)가 약 200 옹스트롬보다 크면, BEOL 구조물(103)에서의 저항을 감소시킨다. 일부 실시예에서, 제1 전도성 라이너(105)의 두께는 10 옹스트롬보다 크거나, 약 10 내지 500 옹스트롬의 범위 내에 있거나, 약 100 내지 500 옹스트롬의 범위 내에 있거나, 또는 일부 다른 적합한 값이다. 다양한 실시예에서, 제1 전도성 라이너(105)의 두께가 약 10 옹스트롬보다 크면, 제1 전도성 라이너(105)가 제1 전도성 바디 구조물(106)로부터의 확산 종(예컨대, 구리)의 확산을 적합하게 방지하거나 완화시킬 수 있는 능력을 증가시킨다. 추가 실시예에서, 제1 전도성 라이너(105)의 두께가 약 500 옹스트롬보다 작으면, 제1 전도성 상호연결 구조물(109)의 저항을 감소시킨다.
제3 전도성 상호연결 구조물(122)은 제2 전도성 상호연결 구조물(121) 위에 놓인다. 일부 실시예에서, 제3 전도성 상호연결 구조물(122)은 제3 전도성 바디 구조물(126) 및 제2 전도성 라이너(125)를 포함한다. 다양한 실시예에서, 제3 전도성 바디 구조물(126)은 상부 전도성 비아 세그먼트(232) 바로 위에 있는 상부 전도성 와이어 세그먼트(234)를 갖는다. 상부 전도성 비아 세그먼트(232)는 상부 전도성 와이어 세그먼트(234)의 하부 표면으로부터 제2 전도성 상호연결 구조물(121)을 향해 연속적으로 연장된다. 제3 전도성 바디 구조물(126)은 예를 들어 알루미늄, 구리, 루테늄, 일부 다른 전도성 재료, 또는 전술한 것의 임의의 조합일 수 있거나 이를 포함할 수 있다. 제2 전도성 라이너(125)는 예를 들어 티타늄 질화물, 탄탈륨 질화물, 탄탈륨, 티타늄 등일 수 있거나 이를 포함할 수 있다. 일부 실시예에서, 제2 전도성 라이너(125)의 두께는 약 10 옹스트롬보다 크거나, 약 10 내지 500 옹스트롬의 범위 내에 있거나, 약 100 내지 500 옹스트롬의 범위 내에 있거나, 또는 일부 다른 적합한 값이다.
제2 전도성 상호연결 구조물(121)은 수직으로 제1 전도성 상호연결 구조물(109)과 제3 전도성 상호연결 구조물(122) 사이에 배치된다. 제2 전도성 상호연결 구조물(121)은 전도성 비아 세그먼트(118) 바로 위에 있는 전도성 와이어 세그먼트(120)를 갖는 제2 전도성 바디 구조물(117)을 포함한다. 제2 전도성 바디 구조물(117)은 예를 들어 구리, 알루미늄, 루테늄, 일부 다른 전도성 재료, 또는 전술한 것의 임의의 조합일 수 있거나 이를 포함할 수 있다. 다양한 실시예에서, 전도성 와이어 세그먼트(120)의 높이는 약 200 내지 8,000 옹스트롬의 범위 내에 있거나, 약 800 내지 8,000 옹스트롬의 범위 내에 있거나, 또는 일부 다른 적합한 값이다. 일부 실시예에서, 전도성 와이어 세그먼트(120)의 높이가 200 옹스트롬보다 크면, 제2 전도성 상호연결 구조물(121)의 저항을 감소시킨다.
강유전체 구조물(110)이 BEOL 구조물(103) 내에 제2 전도성 상호연결 구조물(121)과 제1 전도성 상호연결 구조물(109) 사이에 배치된다. 강유전체 구조물(110)은 전도성 와이어 세그먼트(120)의 대향 측벽과 하부 표면을 따라 그리고 전도성 비아 세그먼트(118)의 대향 측벽과 하부 표면을 따라 연속적으로 연장된다. 다양한 실시예에서, 강유전체 구조물(110)은 하부 강유전체 세그먼트(110l) 위에 있는 상부 강유전체 세그먼트(110u)를 포함한다. 상부 강유전체 세그먼트(110u)는 전도성 와이어 세그먼트(120)의 대향 측벽과 하부 표면을 따라 배치되고 직접적으로 접촉한다. 상부 강유전체 세그먼트(110u)의 하부 부분은 제2 에칭 정지 층(228)의 상부 표면으로부터 전도성 와이어 세그먼트(120)의 하부 표면으로 연속적으로 연장된다. 하부 강유전체 세그먼트(110l)는 전도성 비아 세그먼트(118)의 대향 측벽과 하부 표면을 따라 배치되고 직접적으로 접촉한다. 제1 에칭 정지 층(226)은 하부 강유전체 세그먼트(110l) 주위를 측방향으로 감싼다. 상부 강유전체 세그먼트(110u)의 폭은 하부 강유전체 세그먼트(110l)의 폭보다 크다. 또한, 하부 강유전체 세그먼트(110l)의 높이(240)는 상부 강유전체 세그먼트(110u)의 높이(238)보다 크다. 다양한 실시예에서, 하부 강유전체 세그먼트(110l)는 U자형이다. 추가 실시예에서, 상부 강유전체 세그먼트(110u)는 전도성 비아 세그먼트(118)의 일부가 배치되는 제2 전도성 상호연결 구조물(121)의 중간 영역에서 불연속적이다. 또 추가의 실시예에서, 전도성 와이어 세그먼트(120)의 높이는 상부 강유전체 세그먼트(110u)의 두께(239)보다 크다.
일부 실시예에서, 강유전체 구조물(110)은 제1 전극 층(112), 제2 전극 층(116), 및 제1 전극 층과 제2 전극 층(112, 116) 사이에 배치된 강유전체 층(114)을 포함한다. 강유전체 층(114)의 층들은 전도성 비아 및 와이어 세그먼트(118, 120)의 측벽과 하부 표면을 따라 연속적으로 연장되고 이에 순응한다. 제2 전도성 상호연결 구조물(121)의 전도성 비아 및 와이어 세그먼트(118, 120)의 대향 측벽과 하부 표면을 따라 강유전체 구조물(110)의 층들을 배치하는 것은, 제1 및 제2 전극 층(112, 116) 사이의 강유전체 층(114)의 영역을 증가시키면서, 강유전체 구조물(110)의 측방 풋프린트를 감소시킨다. 이는 부분적으로 강유전체 구조물(110)의 커패시턴스 값의 범위를 증가시키며, 그에 의해 강유전체 구조물(110)의 메모리 윈도우를 증가시킨다. 그 결과, 강유전체 구조물(110)의 이산 데이터 상태를 검출할 수 있는 능력이 증가된다. 추가 실시예에서, 집적 칩의 제조 동안, 제2 전도성 상호연결 구조물(121) 및 강유전체 구조물(110)은 다마신 프로세스(예컨대, 듀얼 다마신 프로세스)에 의해 서로 동시에 형성된다. 이는 집적 칩을 형성하는 데 이용되는 프로세싱 단계의 수(예컨대, 에칭 프로세스(들) 및/또는 평탄화 프로세스(들)의 수)를 감소시키며, 그에 의해 제조 비용을 감소시킨다.
일부 실시예에서, 제2 전도성 상호연결 구조물(121)의 상부 표면은 강유전체 구조물(110)의 상부 표면과 동일 평면에 있다(coplanar). 제1 및 제2 전극 층들(112, 116)은 예를 들어 티타늄 질화물, 탄탈륨 질화물, 텅스텐, 인듐 주석 산화물, 일부 다른 적합한 재료, 또는 전술한 것의 임의의 조합일 수 있거나 이를 포함할 수 있다. 다양한 실시예에서, 제1 및 제2 전극 층(112, 116)의 두께는 약 50 내지 500 옹스트롬 범위 내에 있거나 일부 다른 적합한 값이다. 강유전체 층(114)은 예를 들어, PZT(lead zirconate titanate), BTO(barium titanate), SBT(strontium bismuth tantalate), 도핑된 금속 산화물(예컨대, 란타늄(La), 지르코늄(Zr), 실리콘(Si), 알루미늄(Al) 등으로 도핑된 하프늄 산화물), 또는 일부 다른 적합한 재료일 수 있거나 이를 포함할 수 있다. 강유전체 층(114)의 두께는 약 20 내지 80 옹스트롬 범위 내에 있거나 일부 다른 적합한 값일 수 있다. 일부 실시예에서, 강유전체 층(114)의 두께는 강유전체 구조물(110)에 걸친 전류를 증가시키며, 그에 의해 강유전체 구조물(110)의 낮은 전력 소비를 유지하면서 강유전체 구조물(110)에 대한 정확한 판독 및/또는 기록 프로세스를 수행하는 것을 용이하게 한다.
도 3a는, 강유전체 구조물이 강유전체 층 상에 배치된 절연체 층을 포함하는, 도 2의 집적 칩의 일부 다른 실시예의 단면도(300a)를 예시한다.
도 3a에 예시된 바와 같이, 일부 실시예에서, 강유전체 구조물(110)은 제1 전극 층(112), 강유전체 층(114), 절연체 층(302), 및 제2 전극 층(116)을 포함한다. 이러한 실시예에서, 강유전체 구조물(110)은 금속-강유전체-절연체-금속(MFIM; metal-ferroelectric-insulator-metal) 디바이스로서 구성될 수 있다. 절연체 층(302)은 예를 들어 비정질 재료(예컨대, 비정질 실리콘 이산화물, 비정질 알루미늄 산화물 등), 유전체 재료, 예컨대 지르코늄 산화물(ZrO2), 세륨 산화물(CeO2), 티타늄 산화물(TiO2), 일부 다른 적합한 재료 등일 수 있거나 이를 포함할 수 있다. 일부 실시예에서, 절연체 층(302)의 두께는 약 5 내지 50 옹스트롬 범위 내에 있거나 일부 다른 적합한 값이다. 추가 실시예에서, 절연체 층(302)의 두께가 5 옹스트롬보다 크면, 강유전체 층(114)과 대응하는 전극 층 사이의 양호한 절연을 용이하게 하며, 그에 의해 강유전체 구조물(110)의 성능을 증가시킨다. 또 추가의 실시예에서, 절연체 층(302)의 두께가 50 옹스트롬보다 작으면, 강유전체 구조물(110)에 걸친 전류를 증가시키며, 그에 의해 강유전체 구조물(110)의 낮은 전력 소비를 유지하면서 강유전체 구조물(110)에 대한 정확한 판독 및/또는 기록 프로세스를 수행하는 것을 용이하게 한다. 다양한 실시예에서, 절연체 층(302)의 두께는 강유전체 층(114)의 두께보다 작고 그리고/또는 제1 및 제2 전극 층(112, 116)의 두께보다 작다. 일부 실시예에서, 절연체 층(302)은 바로 강유전체 층(114)과 제1 전극 층(116) 사이에 배치된다.
도 3b는 도 3a의 집적 칩의 일부 다른 실시예의 단면도를 예시한다. 일부 실시예에서, 절연체 층(302)은 바로 강유전체 층(114)과 제1 전극 층(112) 사이에 배치된다.
도 4a는, 강유전체 구조물이 강유전체 층 상에 배치된 반도체 층을 포함하는, 도 2의 집적 칩의 일부 다른 실시예의 단면도(400a)를 예시한다.
도 4a에 예시된 바와 같이, 일부 실시예에서, 제2 전극 층(도 2의 116)은 생략되고, 강유전체 구조물(110)은 강유전체 층(114) 상에 배치된 반도체 층(402)을 더 포함한다. 이러한 실시예에서, 강유전체 구조물(110)은 금속-강유전체-반도체(MFS; metal-ferroelectric-semiconductor) 디바이스로서 구성된다. 반도체층(402)은 예를 들어 실리콘, 에피택셜 실리콘, 게르마늄, 또는 일부 다른 적합한 재료일 수 있거나 이를 포함할 수 있다. 다양한 실시예에서, 반도체 층(402)의 두께는 약 5 내지 50 옹스트롬 범위 내에 있거나 일부 다른 적합한 값이다. 추가 실시예에서, 반도체 층(402)의 두께가 약 5 옹스트롬보다 크면, 고품질 격자 구조를 갖는 반도체 층(402)을 용이하게 한다. 또 추가의 실시예에서, 반도체 층(402)의 두께가 50 옹스트롬보다 작으면, 강유전체 구조물(110)에 걸친 전류를 증가시키며, 그에 의해 강유전체 구조물(110)의 낮은 전력 소비를 유지하면서 강유전체 구조물(110)에 대한 정확한 판독 및/또는 기록 프로세스를 수행하는 것을 용이하게 한다. 일부 실시예에서, 반도체 층(402)의 두께는 강유전체 층(114)의 두께보다 작고 그리고/또는 제1 전극 층(112)의 두께보다 작다. 다양한 실시예에서, 반도체 층(402)은 강유전체 층(114)의 하부 표면을 따라 배치되고 그리고/또는 제1 전도성 상호연결 구조물(109)에 직접 접촉한다. 이러한 실시예에서, 제1 전극 층(112)은 제2 전도성 바디 구조물(117)에 직접 접촉한다.
도 4b는 도 4a의 집적 칩의 일부 다른 실시예의 단면도(400b)를 예시한다. 일부 실시예에서, 반도체 층(402)은 바로 강유전체 층(114)과 제2 전도성 바디 구조물(117) 사이에 배치되며, 여기서 반도체 층(402)은 제2 전도성 바디 구조물(117)에 직접 접촉한다. 이러한 실시예에서, 제1 전극 층(112)은 강유전체 층의 하부 표면을 따라 배치되고 제1 전도성 상호연결 구조물(109)에 직접 접촉한다.
도 5a는, 강유전체 구조물이 강유전체 층과 전극 층 사이에 배치된 반도체 층을 포함하는, 도 2의 집적 칩의 일부 다른 실시예의 단면도(500a)를 예시한다.
도 5a에 예시된 바와 같이, 일부 실시예에서, 강유전체 구조물(110)은 제1 전극 층(112), 강유전체 층(114), 절연체 층(302), 및 제2 전극 층(116)을 포함한다. 이러한 실시예에서, 강유전체 구조물(110)은 금속-강유전체-반도체-금속(MFSM; metal-ferroelectric-semiconductor-metal) 디바이스로서 구성될 수 있다. 반도체 층(402)은 예를 들어 실리콘, 에피택셜 실리콘, 게르마늄, 또는 일부 다른 적합한 재료일 수 있거나 이를 포함할 수 있다. 다양한 실시예에서, 반도체 층(402)의 두께는 약 5 내지 50 옹스트롬 범위 내에 있거나 일부 다른 적합한 값이다. 추가 실시예에서, 반도체 층(402)은 바로 강유전체 층(114)과 제2 전극 층(116) 사이에 배치된다.
도 5b는 도 5a의 집적 칩의 일부 다른 실시예의 단면도(500b)를 예시한다. 일부 실시예에서, 반도체 층(402)은 바로 강유전체 층(114)과 제1 전극 층(112) 사이에 배치된다.
도 6은 복수의 메모리 셀들을 포함하는 임베디드 메모리 영역 및 임베디드 메모리 영역에 측방향으로 인접한 로직 영역을 갖는 집적 칩의 일부 실시예의 단면도(600)를 예시한다.
도 6에 예시된 바와 같이, 집적 칩은 임베디드 메모리 영역(602) 내에 측방향으로 배치된 복수의 메모리 셀들(612)을 포함한다. 다양한 실시예에서, 메모리 셀들(612)은 각각, 대응하는 제2 전도성 상호연결 구조물(121)을 라이닝하는 강유전체 구조물(110)을 포함한다. 임베디드 메모리 영역(602)은 로직 영역(604)에 측방향으로 인접해 있다. 유전체 구조물(605) 내에 배치된 제1 로직 전도성 상호연결 구조물(109a)이 로직 영역(604) 내에 측방향으로 이격된다. 제2 로직 전도성 상호연결 구조물(606)이 로직 영역(604) 내에 배치되고 제1 로직 전도성 상호연결 구조물(109a) 위에 놓인다. 제2 로직 전도성 상호연결 구조물(606)은 전도성 바디 구조물(608) 및 전도성 라이너(610)를 포함한다. 전도성 바디 구조물(608)은 전도성 비아 세그먼트 위에 있는 전도성 와이어 세그먼트를 포함하며, 전도성 바디 구조물(608)의 전도성 비아 세그먼트의 높이는 강유전체 구조물(110)의 높이보다 크다.
도 7a 및 도 7b는 기판 위에 배치된 복수의 메모리 셀들을 포함하는 집적 칩의 일부 실시예의 다양한 도면들을 예시한다. 도 7a는 집적 칩의 일부 실시예의 단면도(700a)를 예시한다. 도 7b는 도 7a의 라인 A-A'를 따라 취한 집적 칩의 일부 실시예의 평면도(700b)를 예시한다.
도 7a에 예시된 바와 같이, 복수의 메모리 셀들(702)이 기판(102) 위에 놓인다. 다양한 실시예에서, 메모리 셀들(702)은 각각, 적어도, 대응하는 제2 전도성 상호연결 구조물(121)의 전도성 비아 및 와이어 세그먼트(118, 120)와 아래에 있는 제1 전도성 상호연결 구조물(109) 사이에 배치된 대응하는 강유전체 구조물(110)의 영역을 포함한다.
도 7b에 예시된 바와 같이, 집적 칩은 제1 방향으로(예컨대, x축을 따라) 측방향으로 연장되는 복수의 제1 전도성 상호연결 구조물들(109)을 포함한다. 제1 전도성 상호연결 구조물들(109)은 서로 평행하게 배열된다. 또한, 복수의 제2 전도성 상호연결 구조물들(121)이 각각, 제1 방향을 가로지르는 제2 방향으로(예컨대, y축을 따라) 측방향으로 연장되는 전도성 와이어 세그먼트(도 7a의 120)를 포함한다. 제2 전도성 상호연결 구조물들(121)은 서로 평행하게 배열된다. 일부 실시예에서, 제1 방향은 제2 방향에 직교한다. 다양한 실시예에서, 각각의 제2 전도성 상호연결 구조물(121)의 전도성 와이어 세그먼트(도 7a의 120)는 비트 라인으로서 구성되고, 제1 전도성 상호연결 구조물(109)은 각각 워드 라인에 커플링되고/커플링되거나 워드 라인으로서 구성될 수 있다. 복수의 메모리 셀들(702)은 행과 열을 포함하는 메모리 어레이 내에 배열된다. 다양한 실시예에서, 메모리 어레이의 행인 메모리 셀(702)은 대응하는 제1 전도성 상호연결 구조물(109)에 동작가능하게 커플링되며, 메모리 어레이의 열 내의 메모리 셀(702)은 대응하는 제2 전도성 상호연결 구조물(121)의 대응하는 전도성 와이어 세그먼트(도 7a의 120)에 동작가능하게 커플링된다. 그 결과, 각각의 메모리 셀(702)은, 대응하는 제1 전도성 상호연결 구조물(109) 및 대응하는 제2 전도성 상호연결 구조물(121)의 교차점에 의해 정의되는 어드레싱과 연관된다.
다양한 실시예에서, 각각의 제2 전도성 상호연결 구조물(121)은 아래에 있는 제1 전도성 상호연결 구조물(109) 바로 위에 있는 전도성 비아 세그먼트(118)를 포함한다. 예를 들어, 개별적인 제2 전도성 상호연결 구조물(121i)은 대응하는 제1 전도성 상호연결 구조물(109) 바로 위에 있는 제1 전도성 비아 세그먼트(118a) 및 제2 전도성 비아 세그먼트(118b)를 포함한다. 제1 전도성 비아 세그먼트(118a)는 제2 전도성 비아 세그먼트(118b)로부터 비제로 측방 거리만큼 측방향으로 오프셋된다. 또한, 개별적인 제2 전도성 상호연결 구조물(121i)의 전도성 와이어 세그먼트(도 7a의 120)는 제1 전도성 비아 세그먼트(118a)로부터 제2 전도성 비아 세그먼트(118b)로 비제로 측방 거리를 따라 연속적으로 측방향으로 연장된다. 다양한 실시예에서, 제1 강유전체 구조물(110a)은 비제로 측방 거리를 따라 개별적인 제2 전도성 상호연결 구조물(121i)의 전도성 와이어 세그먼트(도 7a의 120)의 대향 측벽과 하부 표면을 따라 연속적으로 측방향으로 연장된다. 또 추가의 실시예에서, 강유전체 구조물(110)은 각각 대응하는 제2 전도성 상호연결 구조물(121)의 각각의 전도성 비아 세그먼트(118)의 외측 둘레를 측방향으로 감싸고, 대응하는 제2 전도성 상호연결 구조물(121)의 각각의 전도성 비아 세그먼트(118)의 하부 표면을 따라 배치된다.
도 8 내지 도 16은 전도성 상호연결 구조물의 대향 측벽과 하부 표면을 따라 배치된 강유전체 구조물을 포함하는 집적 칩을 형성하기 위한 방법의 일부 실시예의 단면도들(800-1600)을 예시한다. 도 8 내지 도 16에 도시된 단면도(800-1600)는 방법에 관련하여 기재되어 있지만, 도 8 내지 도 16에 도시된 구조물은 방법에 한정되지 않고 오히려 방법과 별개로 독립적일 수 있다는 것을 알 수 있을 것이다. 도 8 내지 도 16은 일련의 동작들로서 기재되어 있지만, 다른 실시예에서 동작들의 순서가 변경될 수 있다는 점에서 이들 동작은 한정하는 것이 아니며, 개시된 방법은 또한 다른 구조물에도 적용 가능하다는 것을 알아야 할 것이다. 다른 실시예에서, 예시 및/또는 기재된 일부 동작들은 전체가 또는 부분적으로 생략될 수 있다.
도 8의 단면도(800)에 도시된 바와 같이, 제1 금속간 유전체(IMD) 층(216)이 기판(102) 위에 형성된다. 기판(102)은 예를 들어 실리콘, 단결정 실리콘, 벌크 기판, SOI 기판, 일부 다른 적합한 기판 등일 수 있거나 이를 포함할 수 있다. 제1 IMD 층(216)은, 예를 들어 화학적 기상 증착(CVD; chemical vapor deposition) 프로세스, 물리적 기상 증착(PVD; physical vapor deposition) 프로세스, 원자층 증착(ALD; atomic layer deposition) 프로세스, 또는 일부 다른 적합한 퇴적 또는 성장 프로세스에 의해 기판(102) 위에 형성될 수 있다.
도 9의 단면도(900)에 도시된 바와 같이, 제1 전도성 상호연결 구조물(109)이 제1 IMD 층(216) 내에 형성된다. 제1 전도성 상호연결 구조물(109)은 제1 전도성 라이너(105) 및 제1 전도성 바디 구조물(106)을 포함한다. 제1 전도성 상호연결 구조물(109)은 제1 다마신 프로세스에 의해 형성될 수 있다. 다양한 실시예에서, 제1 다마신 프로세스는 단일 다마신 프로세스이고, 제1 IMD 층(216)에 개구부를 형성하도록 제1 IMD 층(216)에 대해 패터닝 프로세스를 수행하고; 제1 IMD층(216) 위에 개구부를 라이닝하는 제1 전도성 라이너(105)를 퇴적하고(예컨대, CVD, PVD, 스퍼터링 등에 의해); 제1 전도성 라이너(105) 위에 제1 전도성 바디 구조물(106)을 퇴적함으로써(예컨대, CVD, PVD, 스퍼터링, 전기 도금 등에 의해) 개구부를 채우고; 제1 전도성 바디 구조물(106) 및 제1 전도성 라이너(105)에 대해 평탄화 프로세스(예컨대, 화학 기계적 평탄화(CMP; chemical mechanical planarization) 프로세스)를 수행하는 것을 포함한다. 일부 실시예에서, 패터닝 프로세스는, 제1 IMD 층(216) 위에 마스킹 층(도시되지 않음)을 형성하고, 마스킹 층이 제자리에 있는 상태에서 제1 IMD 층(216)에 대해 에칭 프로세스(예컨대, 건식 에칭)을 수행하는 것을 포함하며, 여기서 마스킹 층은 에칭 프로세스 동안 및/또는 에칭 프로세스 후에 제거된다. 제1 전도성 바디 구조물(106)은 예를 들어 구리, 알루미늄, 루테늄, 또다른 전도성 재료, 또는 전술한 것의 임의의 조합일 수 있거나 이를 포함할 수 있다. 제1 전도성 라이너(105)는 예를 들어 티타늄 질화물, 탄탈륨 질화물, 탄탈륨, 티타늄 등일 수 있거나 이를 포함할 수 있다. 다양한 실시예에서, 제1 전도성 바디 구조물(106)의 상부 표면은 제1 전도성 라이너(105)의 상부 표면과 동일 평면에 있다.
도 10의 단면도(1000)에 도시된 바와 같이, 제1 유전체 구조물(1002)이 제1 전도성 상호연결 구조물(109) 위에 형성된다. 다양한 실시예에서, 제1 유전체 구조물(1002)은 제1 에칭 정지 층(226), 제2 IMD 층(218), 제2 에칭 정지 층(228), 및 제3 IMD 층(220)을 포함한다. 제2 IMD 층(218)은 제1 및 제2 에칭 정지 층(226, 228) 사이에 배치되고, 제3 IMD 층(220)은 제2 에칭 정지 층(228) 위에 놓인다. 다양한 실시예에서, 제1 및 제2 에칭 정지 층(226)과 제2 및 제3 IMD 층들(218, 220)은 각각, CVD 프로세스, PVD 프로세스, ALD 프로세스, 또는 일부 다른 적합한 형성 또는 성장 프로세스와 같은 대응하는 퇴적 프로세스에 의해 형성된다.
도 11의 단면도(1100)에 도시된 바와 같이, 제1 전도성 상호연결 구조물(109) 위에 개구부(1102)를 형성하기 위해 제1 유전체 구조물(1002)에 대해 패터닝 프로세스가 수행된다. 다양한 실시예에서, 패터닝 프로세스는, 제1 유전체 구조물(1002) 위에 마스킹 층(미도시)을 형성하고, 마스킹 층에 따라 제1 유전체 구조물(1002)에 대해 에칭 프로세스(예컨대, 건식 에칭, 습식 에칭 등)를 수행하는 것을 포함한다. 개구부(1102)는 제1 전도성 피처 개구부(예컨대, 비아 개구부)에 대응하는 하부 개구 부분 및 제2 전도성 피처 개구부(예컨대, 와이어 개구부)에 대응하는 상부 개구 부분을 포함한다. 일부 실시예에서, 마스킹 층은 에칭 프로세스 동안 및/또는 에칭 프로세스 후에 제거된다.
도 12의 단면도(1200)에 도시된 바와 같이, 강유전체 층들의 스택(1202)이 제1 유전체 구조물(1002) 위에 형성되며 개구부(1102)를 라이닝한다. 다양한 실시예에서, 강유전체 층들의 스택(1202)은 제1 전극 층(112), 제2 전극 층(116), 및 제1 전극 층과 제2 전극 층(112, 116) 사이에 배치된 강유전체 층(114)을 포함한다. 제1 전극 층(112)은 제1 유전체 구조물(1002) 및 제1 전도성 상호연결 구조물(109) 상에 퇴적되고, 강유전체 층(114)은 제1 전극 층(112) 상에 퇴적되고, 제2 전극 층(116)은 강유전체 층(114) 상에 퇴적된다. 강유전체 층들의 스택(1202) 내의 각각의 층은 대응하는 퇴적 프로세스에 의해 형성될 수 있다. 예를 들어, 제1 전극 층(112)은 제1 퇴적 프로세스(예컨대, CVD, PVD, 스퍼터링, 전기 도금 등)에 의해 형성될 수 있고, 강유전체 층(114)은 제2 퇴적 프로세스(예컨대, CVD, PVD, ALD 등)에 의해 형성될 수 있고, 제2 전극 층(116)은 제3 퇴적 프로세스(예컨대, CVD, PVD, 스퍼터링, 전기 도금 등)에 의해 형성될 수 있다. 또 추가의 실시예에서, 강유전체 층들의 스택(1202)은, 도 3a, 도 3b, 도 4a, 도 4b, 도 5a 또는 도 5b에 예시 및/또는 기재된 바와 같이, 강유전체 층들의 스택(1202)이 강유전체 구조물(예컨대, 도 3a의 110)의 층들을 포함하도록 형성될 수 있다.
도 13의 단면도(1300)에 도시된 바와 같이, 강유전체 층들의 스택(1202) 위에 제2 전도성 바디 구조물(117)이 형성되며, 그에 의해 개구부의 남은 부분(도 12의 1102)을 채운다. 제2 전도성 바디 구조물(117)은 예를 들어 알루미늄, 구리, 루테늄, 또다른 전도성 재료, 또는 전술한 것의 임의의 조합일 수 있거나 이를 포함할 수 있다. 제2 전도성 바디 구조물(117)은, 예를 들어, CVD, PVD, 스퍼터링, 전기 도금, 무전해 도금, 또는 일부 다른 적합한 성장 또는 퇴적 프로세스에 의해, 강유전체 층들의 스택(1202) 상에 제2 전도성 바디 구조물(117)을 퇴적함으로써 형성될 수 있다.
도 14의 단면도(1400)에 도시된 바와 같이, 강유전체 층들의 스택(도 13의 1202) 및 제2 전도성 바디 구조물(117)에 대해 평탄화 프로세스가 수행되며, 그에 의해 제2 전도성 상호연결 구조물(121) 및 강유전체 구조물(110)을 정의한다. 제2 전도성 상호연결 구조물(121)은 전도성 비아 세그먼트(118) 바로 위에 있는 전도성 와이어 세그먼트(120)를 갖는 제2 전도성 바디 구조물(117)을 포함한다. 또한, 강유전체 구조물(110)은 제1 및 제2 전극 층(112, 116) 및 강유전체 층(114)을 포함한다. 다양한 실시예에서, 제2 전도성 상호연결 구조물(121) 및 강유전체 구조물(110)은 제2 다마신 프로세스(예컨대, 듀얼 다마신 프로세스)에 의해 형성된다. 일부 실시예에서, 제2 다마신 프로세스는 도 11 내지 도 13에 예시 및/또는 기재된 프로세싱 단계 및 도 14의 평탄화 프로세스를 포함한다. 제2 다마신 프로세스에 의해 제2 전도성 상호연결 구조물(121) 및 강유전체 구조물(110)을 형성하는 것은 집적 칩을 제조하는 것과 연관된 비용 및 시간을 감소시킨다. 또 추가의 실시예에서, 평탄화 프로세스는, 제1 유전체 구조물(1002)의 상부 표면에 도달할 때까지 제2 전도성 바디 구조물(117) 및 강유전체 층들의 스택(도 13의 1202)에 CMP 프로세스를 수행하는 것을 포함한다. 또 추가의 실시예에서, 제1 및 제2 전극 층(112, 116)의 상부 표면, 강유전체 층(114)의 상부 표면, 및 제2 전도성 바디 구조물(117)의 상부 표면은 서로 동일 평면에 있다. 또한, 강유전체 구조물(110)은 제2 전도성 상호연결 구조물(121)과 동시에 형성된다.
도 15의 단면도(1500)에 도시된 바와 같이, 제2 유전체 구조물(1502)이 제2 전도성 상호연결 구조물(121) 위에 형성된다. 일부 실시예에서, 제2 유전체 구조물(1502)은 제3 에칭 정지 층(230), 제4 IMD 층(222), 제4 에칭 정지 층(231), 및 제5 IMD 층(223)을 포함한다. 제4 IMD 층(222)은 제3 및 제4 에칭 정지 층(230, 231) 사이에 배치되고, 제5 IMD 층(223)은 제4 에칭 정지 층(231) 위에 놓인다. 다양한 실시예에서, 제3 및 제4 에칭 정지 층(230, 231) 및 제4 및 제5 IMD 층들(222, 223)은 각각, CVD 프로세스, PVD 프로세스, ALD 프로세스, 또는 일부 다른 적합한 형성 또는 성장 프로세스와 같은 대응하는 퇴적 프로세스에 의해 형성된다.
도 16의 단면도(1600)에 도시된 바와 같이, 제3 전도성 상호연결 구조물(122)이 제2 유전체 구조물(1502)에 형성된다. 제3 전도성 상호연결 구조물(122)은 제3 전도성 바디 구조물(126) 및 제3 전도성 바디 구조물(126)과 제2 유전체 구조물(1502) 사이에 배치된 제2 전도성 라이너(125)를 포함한다. 다양한 실시예에서, 제3 전도성 바디 구조물(126)은 상부 전도성 비아 세그먼트(232) 바로 위에 있는 상부 전도성 와이어 세그먼트(234)를 갖는다. 제3 전도성 상호연결 구조물(122)은 제3 다마신 프로세스에 의해 형성될 수 있다. 일부 실시예에서, 제3 다마신 프로세스는: 제2 유전체 구조물(1502)에 개구부를 형성하도록 제2 유전체 구조물(1502)에 대해 패터닝 프로세스를 수행하고 - 개구부는 하부 개구 부분(예컨대, 비아 개구부에 대응함) 및 상부 개구 부분(예컨대, 와이어 개구부에 대응함)을 가짐 - ; 제2 유전체 구조물(1502) 위에 개구부를 라이닝하는 제2 전도성 라이너(125)를 퇴적하고(예컨대, CVD, PVD, 스퍼터링 등에 의해); 제2 전도성 라이너(125) 위에 제3 전도성 바디 구조물(126)을 퇴적함으로써(예컨대, CVD, PVD, 스퍼터링, 전기 도금에 의해) 개구부를 채우고; 제3 전도성 바디 구조물(126) 및 제2 전도성 라이너(125)에 대해 평탄화 프로세스(예를 들어, CMP 프로세스)를 수행하는 것을 포함한다. 일부 실시예에서, 패터닝 프로세스는, 제2 유전체 구조물(1502) 위에 마스킹 층(도시되지 않음)을 형성하고, 마스킹 층이 제자리에 있는 상태에서 제2 유전체 구조물(1502)에 대해 에칭 프로세스(예컨대, 건식 에칭)을 수행하는 것을 포함하며, 여기서 마스킹 층은 에칭 프로세스 동안 및/또는 에칭 프로세스 후에 제거된다. 제3 전도성 바디 구조물(126)은 예를 들어 알루미늄, 구리, 루테늄, 일부 다른 전도성 재료, 또는 전술한 것의 임의의 조합일 수 있거나 이를 포함할 수 있다. 제2 전도성 라이너(125)는 예를 들어 티타늄 질화물, 탄탈륨 질화물, 탄탈륨, 티타늄 등일 수 있거나 이를 포함할 수 있다. 또 추가의 실시예에서, 제3 다마신 프로세스는 듀얼 다마신 프로세스이다.
도 17은 전도성 상호연결 구조물의 대향 측벽과 하부 표면을 따라 배치된 강유전체 구조물을 포함하는 집적 칩을 형성하는 방법(1700)의 일부 실시예의 흐름도를 예시한다. 방법(1700)은 일련의 이벤트들의 동작들로서 예시 및/또는 기재되지만, 방법(1700)은 예시된 순서 또는 동작들로 한정되지 않는다는 것을 알 것이다. 따라서, 일부 실시예에서, 동작들은 예시된 것과 상이한 순서로 수행될 수 있고 그리고/또는 동시에 수행될 수 있다. 또한, 일부 실시예에서, 예시된 동작 또는 이벤트는 다수의 동작들 또는 이벤트들로 세분될 수 있으며, 이는 별개의 시간에 또는 다른 하위 동작들의 동작들과 동시에 수행될 수 있다. 일부 실시예에서, 일부 예시된 동작 또는 이벤트는 생략될 수 있고, 다른 예시되지 않은 동작 또는 이벤트가 포함될 수 있다.
동작 1702에서, 제1 전도성 상호연결 구조물이 기판 위에 형성된다. 제1 전도성 상호연결 구조물은 제1 전도성 바디 구조물 및 제1 전도성 라이너를 포함한다. 도 9는 동작 1702에 대응하는 일부 실시예의 단면도(900)를 예시한다.
동작 1704에서, 제1 유전체 구조물이 제1 전도성 상호연결 구조물 위에 형성된다. 도 10은 동작 1704에 대응하는 일부 실시예의 단면도(1000)를 예시한다.
동작 1706에서, 제2 전도성 상호연결 구조물 및 강유전체 구조물이 제1 유전체 구조물 내에 형성된다. 제2 전도성 상호연결 구조물은 전도성 비아 세그먼트 위에 전도성 와이어 세그먼트를 갖는 제2 전도성 바디 구조물을 포함하고, 강유전체 구조물은 전도성 비아 및 와이어 세그먼트의 대향 측벽과 하부 표면을 따라 연속적으로 연장된다. 일부 실시예에서, 제2 전도성 상호연결 구조물 및 강유전체 구조물은 동작 1708 내지 1714에 따라 형성될 수 있다.
동작 1708에서, 제1 유전체 구조물은 제1 전도성 상호연결 구조물 위의 제1 유전체 구조물에 개구부를 형성하도록 패터닝된다. 도 11은 동작 1708에 대응하는 일부 실시예의 단면도(1100)를 예시한다.
동작 1710에서, 강유전체 층들의 스택이 제1 유전체 구조물 위에 개구부를 라이닝하며 형성된다. 도 12는 동작 1710에 대응하는 일부 실시예의 단면도(1200)를 예시한다.
동작 1712에서, 제2 전도성 바디 구조물은 강유전체 층들의 스택 위에 그리고 개구부 내에 퇴적된다. 도 13은 동작 1712에 대응하는 일부 실시예의 단면도(1300)를 예시한다.
동작 1714에서, 제2 전도성 바디 구조물 및 강유전체 층들의 스택에 대해 평탄화 프로세스가 수행된다. 도 14는 동작 1714에 대응하는 일부 실시예의 단면도(1400)를 예시한다.
동작 1716에서, 제2 유전체 구조물이 제2 전도성 상호연결 구조물 위에 형성된다. 도 15는 동작 1716에 대응하는 일부 실시예의 단면도(1500)를 예시한다.
동작 1718에서, 제2 유전체 구조물 내에 그리고 제2 전도성 상호연결 구조물 위에 제3 전도성 상호연결 구조물이 형성된다. 도 16은 동작 1718에 대응하는 일부 실시예의 단면도(1600)를 예시한다.
따라서, 일부 실시예에서, 본 개시는 전도성 비아 세그먼트 위의 전도성 와이어 세그먼트를 갖는 전도성 바디 구조물을 포함한 전도성 상호연결 구조물을 포함하는 집적 칩에 관한 것이며, 여기서 강유전체 구조물이 전도성 비아 및 와이어 세그먼트의 대향 측벽과 하부 표면을 따라 연속적으로 연장된다.
일부 실시예에서, 본 출원은, 집적 칩에 있어서, 기판 위에 있는 제1 전도성 상호연결 구조물; 상기 제1 전도성 상호연결 구조물 위에 있는 제2 전도성 상호연결 구조물 - 상기 제2 전도성 상호연결 구조물은 전도성 비아 세그먼트 바로 위에 있는 전도성 와이어 세그먼트를 포함함 - ; 상기 제1 전도성 상호연결 구조물과 상기 제2 전도성 상호연결 구조물 사이에 배치된 강유전체 구조물 - 상기 강유전체 구조물은 상기 전도성 와이어 세그먼트의 대향 측벽과 하부 표면을 따라 그리고 상기 전도성 비아 세그먼트의 대향 측벽과 하부 표면을 따라 연속적으로 연장됨 - 를 포함하는, 집적 칩을 제공한다. 실시예에서, 상기 강유전체 구조물의 상부 표면은 상기 제2 전도성 상호연결 구조물의 상부 표면과 동일 평면에 있다. 실시예에서, 상기 강유전체 구조물은 제1 전극 층, 제2 전극 층, 및 상기 제1 전극 층과 상기 제2 전극 층 사이에 배치된 강유전체 층을 포함하고, 상기 제1 전극 층, 상기 제2 전극 층 및 상기 강유전체 층은 각각 상기 전도성 와이어 및 비아 세그먼트의 대향 측벽과 하부 표면을 라이닝한다. 실시예에서, 상기 강유전체 구조물은 상기 제1 전극 층과 상기 강유전체 층 사이에 배치된 절연체 층을 더 포함한다. 실시예에서, 상기 강유전체 구조물은 상기 제1 전극 층과 상기 강유전체 층 사이에 배치된 반도체 층을 더 포함한다. 실시예에서, 상기 제1 전도성 상호연결 구조물은 전도성 바디 구조물 및 상기 전도성 바디 구조물의 측벽과 하부 표면을 따라 배치된 전도성 라이너를 포함하며, 상기 전도성 라이너의 두께는 상기 강유전체 층의 두께보다 크다. 실시예에서, 상기 제1 전도성 상호연결 구조물의 상부 표면은 상기 제2 전도성 상호연결 구조물의 상부 표면으로부터 수직 거리만큼 분리되어 있으며, 상기 강유전체 구조물의 높이는 상기 수직 거리와 동일하다. 실시예에서, 상기 강유전체 구조물은 제1 전극 층, 반도체 층, 및 상기 제1 전극 층과 상기 반도체 층 사이에 배치된 강유전체 층을 포함한다. 실시예에서, 상기 제1 전극 층은 상기 제1 전도성 상호연결 구조물에 직접 접촉하고, 상기 반도체 층은 상기 제1 전도성 상호연결 구조물에 직접 접촉한다.
추가 실시예에서, 본 출원은, 집적 칩에 있어서, 기판; 상기 기판 상에 배치되며, 상기 기판 위의 게이트 전극 및 상기 게이트 전극의 대향측에 상기 기판에 배치된 소스/드레인 영역 쌍을 포함하는 트랜지스터; 상기 소스/드레인 영역 쌍의 개별 소스/드레인 영역에 직접 전기적으로 커플링된 제1 전도성 상호연결 구조물; 상기 제1 전도성 상호연결 구조물 위에 있으며 상기 제1 전도성 상호연결 구조물에 전기적으로 커플링된 제2 전도성 상호연결 구조물 - 상기 제2 전도성 상호연결 구조물은 제1 전도성 비아 세그먼트 위의 전도성 와이어 세그먼트를 포함함 - ; 및 하부 강유전체 세그먼트 위의 상부 강유전체 세그먼트를 포함하는 강유전체 구조물 - 상기 상부 강유전체 세그먼트는 상기 전도성 와이어 세그먼트의 대향 측벽과 하부 표면에 접촉하고, 상기 하부 강유전체 세그먼트는 상기 제1 전도성 비아 세그먼트의 대향 측벽과 하부 표면에 접촉함 - 을 포함하는, 집적 칩을 제공한다. 실시예에서, 상기 집적 칩은 상기 제1 전도성 상호연결 구조물의 상부 표면을 따라 배치된 제1 에칭 정지 층을 더 포함하고, 상기 제1 에칭 정지 층은 상기 하부 강유전체 세그먼트를 측방향으로 감싼다. 실시예에서, 상기 집적 칩은 상기 상부 강유전체 세그먼트의 하부 표면을 따라 배치된 제2 에칭 정지 층을 더 포함하고, 상기 상부 강유전체 세그먼트는 상기 제2 에칭 정지 층의 상부 표면으로부터 상기 전도성 와이어 세그먼트의 하부 표면으로 연속적으로 연장된다. 실시예에서, 상기 상부 강유전체 세그먼트의 폭은 상기 하부 강유전체 세그먼트의 폭보다 크고, 상기 상부 강유전체 세그먼트의 높이는 상기 하부 강유전체 세그먼트의 높이보다 작다. 실시예에서, 상기 제1 전도성 상호연결 구조물은 제1 전도성 바디 구조물 및 상기 제1 전도성 바디 구조물의 측벽과 하부 표면을 따라 배치된 전도성 라이너를 포함하고, 상기 강유전체 구조물은 제1 전극 층, 제2 전극 층, 및 상기 제1 전극 층과 상기 제2 전극 층 사이에 배치된 강유전체 층을 포함하고, 상기 전도성 라이너, 상기 제1 전극 층 및 상기 제2 전극 층은 각각 전도성 재료를 포함한다. 실시예에서, 상기 제1 전도성 상호연결 구조물의 높이는 상기 하부 강유전체 세그먼트의 높이보다 작다.
또 추가의 실시예에서, 본 출원은, 집적 칩을 형성하기 위한 방법에 있어서, 기판 위에 제1 전도성 상호연결 구조물을 형성하는 단계; 상기 제1 전도성 상호연결 구조물 위에 제1 유전체 구조물을 퇴적하는 단계; 상기 제1 전도성 상호연결 구조물 위의 상기 제1 유전체 구조물에 개구부를 형성하도록 상기 제1 유전체 구조물을 패터닝하는 단계 - 상기 개구부는 비아 개구 부분 위에 있는 와이어 개구 부분을 포함함 - ; 상기 제1 유전체 구조물 위에 강유전체 층들의 스택을 퇴적하며 상기 와이어 개구 부분 및 상기 비아 개구 부분을 라이닝하는 단계; 상기 강유전체 층들의 스택 위에 전도성 바디 구조물을 퇴적하며 상기 개구부를 채우는 단계; 및 상기 전도성 바디 구조물 및 상기 강유전체 층들의 스택에 대해 평탄화 프로세스를 수행함으로써, 제2 전도성 상호연결 구조물 및 강유전체 구조물을 정의하는 단계를 포함하는, 집적 칩을 형성하기 위한 방법을 제공한다. 실시예에서, 상기 전도성 바디 구조물은 전도성 비아 세그먼트 위의 전도성 와이어 세그먼트를 포함하고, 상기 강유전체 구조물은 상기 전도성 비아 및 와이어 세그먼트의 측벽과 하부 표면을 라이닝한다. 실시예에서, 상기 제1 유전체 구조물을 형성하는 단계는: 상기 제1 전도성 상호연결 구조물 상에 제1 에칭 정지 층을 퇴적하는 단계; 상기 제1 에칭 정지 층 위에 제1 유전체 층을 퇴적하는 단계; 상기 제1 유전체 층 위에 제2 에칭 정지 층을 퇴적하는 단계; 및 상기 제2 에칭 정지 층 위에 제2 유전체 층을 퇴적하는 단계를 포함하고, 상기 강유전체 구조물의 상부 부분은 상기 제2 에칭 정지 층과 상기 전도성 와이어 세그먼트의 하부 표면 사이에 바로 배치된다. 실시예에서, 상기 제2 전도성 상호연결 구조물의 상부 표면, 상기 강유전체 구조물의 상부 표면, 및 상기 제1 유전체 구조물의 상부 표면은 서로 동일 평면에 있다. 실시예에서, 상기 강유전체 구조물의 높이는 상기 제2 전도성 상호연결 구조물의 높이보다 크다.
전술한 바는 당해 기술 분야에서의 숙련자들이 본 개시의 양상을 보다 잘 이해할 수 있도록 여러 실시예들의 특징을 나타낸 것이다. 당해 기술 분야에서의 숙련자라면, 여기에서 소개된 실시예와 동일한 목적을 수행하고/하거나 동일한 이점을 달성하기 위해 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기반으로서 본 개시를 용이하게 사용할 수 있다는 것을 알아야 한다. 당해 기술 분야에서의 숙련자는 또한, 이러한 등가의 구성이 본 개시의 진정한 의미 및 범위로부터 벗어나지 않으며, 본 개시의 진정한 의미 및 범위에서 벗어나지 않고서 다양한 변경, 치환 및 대안을 행할 수 있다는 것을 알아야 한다.
실시예
실시예 1. 집적 칩에 있어서,
기판 위에 있는 제1 전도성 상호연결 구조물;
상기 제1 전도성 상호연결 구조물 위에 있는 제2 전도성 상호연결 구조물 - 상기 제2 전도성 상호연결 구조물은 전도성 비아 세그먼트 바로 위에 있는 전도성 와이어 세그먼트를 포함함 - ;
상기 제1 전도성 상호연결 구조물과 상기 제2 전도성 상호연결 구조물 사이에 배치된 강유전체 구조물 - 상기 강유전체 구조물은 상기 전도성 와이어 세그먼트의 대향 측벽과 하부 표면을 따라 그리고 상기 전도성 비아 세그먼트의 대향 측벽과 하부 표면을 따라 연속적으로 연장됨 -
를 포함하는, 집적 칩.
실시예 2. 실시예 1에 있어서,
상기 강유전체 구조물의 상부 표면은 상기 제2 전도성 상호연결 구조물의 상부 표면과 동일 평면에(coplanar) 있는 것인, 집적 칩.
실시예 3. 실시예 1에 있어서,
상기 강유전체 구조물은 제1 전극 층, 제2 전극 층, 및 상기 제1 전극 층과 상기 제2 전극 층 사이에 배치된 강유전체 층을 포함하고, 상기 제1 전극 층, 상기 제2 전극 층 및 상기 강유전체 층은 각각 상기 전도성 와이어 및 비아 세그먼트의 대향 측벽과 하부 표면을 라이닝하는 것인, 집적 칩.
실시예 4. 실시예 3에 있어서,
상기 강유전체 구조물은 상기 제1 전극 층과 상기 강유전체 층 사이에 배치된 절연체 층을 더 포함하는 것인, 집적 칩.
실시예 5. 실시예 3에 있어서,
상기 강유전체 구조물은 상기 제1 전극 층과 상기 강유전체 층 사이에 배치된 반도체 층을 더 포함하는 것인, 집적 칩.
실시예 6. 실시예 3에 있어서,
상기 제1 전도성 상호연결 구조물은 전도성 바디 구조물 및 상기 전도성 바디 구조물의 측벽과 하부 표면을 따라 배치된 전도성 라이너를 포함하며, 상기 전도성 라이너의 두께는 상기 강유전체 층의 두께보다 큰 것인, 집적 칩.
실시예 7. 실시예 1에 있어서,
상기 제1 전도성 상호연결 구조물의 상부 표면은 상기 제2 전도성 상호연결 구조물의 상부 표면으로부터 수직 거리만큼 분리되어 있으며, 상기 강유전체 구조물의 높이는 상기 수직 거리와 동일한 것인, 집적 칩.
실시예 8. 실시예 1에 있어서,
상기 강유전체 구조물은 제1 전극 층, 반도체 층, 및 상기 제1 전극 층과 상기 반도체 층 사이에 배치된 강유전체 층을 포함하는 것인, 집적 칩.
실시예 9. 실시예 8에 있어서,
상기 제1 전극 층은 상기 제1 전도성 상호연결 구조물에 직접 접촉하고, 상기 반도체 층은 상기 제1 전도성 상호연결 구조물에 직접 접촉하는 것인, 집적 칩.
실시예 10. 집적 칩에 있어서,
기판;
상기 기판 상에 배치되며, 상기 기판 위의 게이트 전극 및 상기 게이트 전극의 대향측에 상기 기판에 배치된 소스/드레인 영역 쌍을 포함하는 트랜지스터;
상기 소스/드레인 영역 쌍의 개별 소스/드레인 영역에 직접 전기적으로 커플링된 제1 전도성 상호연결 구조물;
상기 제1 전도성 상호연결 구조물 위에 있으며 상기 제1 전도성 상호연결 구조물에 전기적으로 커플링된 제2 전도성 상호연결 구조물 - 상기 제2 전도성 상호연결 구조물은 제1 전도성 비아 세그먼트 위의 전도성 와이어 세그먼트를 포함함 - ; 및
하부 강유전체 세그먼트 위의 상부 강유전체 세그먼트를 포함하는 강유전체 구조물 - 상기 상부 강유전체 세그먼트는 상기 전도성 와이어 세그먼트의 대향 측벽과 하부 표면에 접촉하고, 상기 하부 강유전체 세그먼트는 상기 제1 전도성 비아 세그먼트의 대향 측벽과 하부 표면에 접촉함 -
을 포함하는, 집적 칩.
실시예 11. 실시예 10에 있어서,
상기 제1 전도성 상호연결 구조물의 상부 표면을 따라 배치된 제1 에칭 정지 층을 더 포함하고, 상기 제1 에칭 정지 층은 상기 하부 강유전체 세그먼트를 측방향으로 감싸는 것인, 집적 칩.
실시예 12. 실시예 11에 있어서,
상기 상부 강유전체 세그먼트의 하부 표면을 따라 배치된 제2 에칭 정지 층을 더 포함하고, 상기 상부 강유전체 세그먼트는 상기 제2 에칭 정지 층의 상부 표면으로부터 상기 전도성 와이어 세그먼트의 하부 표면으로 연속적으로 연장되는 것인, 집적 칩.
실시예 13. 실시예 10에 있어서,
상기 상부 강유전체 세그먼트의 폭은 상기 하부 강유전체 세그먼트의 폭보다 크고, 상기 상부 강유전체 세그먼트의 높이는 상기 하부 강유전체 세그먼트의 높이보다 작은 것인, 집적 칩.
실시예 14. 실시예 10에 있어서,
상기 제1 전도성 상호연결 구조물은 제1 전도성 바디 구조물 및 상기 제1 전도성 바디 구조물의 측벽과 하부 표면을 따라 배치된 전도성 라이너를 포함하고, 상기 강유전체 구조물은 제1 전극 층, 제2 전극 층, 및 상기 제1 전극 층과 상기 제2 전극 층 사이에 배치된 강유전체 층을 포함하고, 상기 전도성 라이너, 상기 제1 전극 층 및 상기 제2 전극 층은 각각 전도성 재료를 포함하는 것인, 집적 칩.
실시예 15. 실시예 10에 있어서,
상기 제1 전도성 상호연결 구조물의 높이는 상기 하부 강유전체 세그먼트의 높이보다 작은 것인, 집적 칩.
실시예 16. 집적 칩을 형성하기 위한 방법에 있어서,
기판 위에 제1 전도성 상호연결 구조물을 형성하는 단계;
상기 제1 전도성 상호연결 구조물 위에 제1 유전체 구조물을 퇴적하는 단계;
상기 제1 전도성 상호연결 구조물 위의 상기 제1 유전체 구조물에 개구부를 형성하도록 상기 제1 유전체 구조물을 패터닝하는 단계 - 상기 개구부는 비아 개구 부분 위에 있는 와이어 개구 부분을 포함함 - ;
상기 제1 유전체 구조물 위에 강유전체 층들의 스택을 퇴적하며 상기 와이어 개구 부분 및 상기 비아 개구 부분을 라이닝하는 단계;
상기 강유전체 층들의 스택 위에 전도성 바디 구조물을 퇴적하며 상기 개구부를 채우는 단계; 및
상기 전도성 바디 구조물 및 상기 강유전체 층들의 스택에 대해 평탄화 프로세스를 수행함으로써, 제2 전도성 상호연결 구조물 및 강유전체 구조물을 정의하는 단계
를 포함하는, 집적 칩을 형성하기 위한 방법.
실시예 17. 실시예 16에 있어서,
상기 전도성 바디 구조물은 전도성 비아 세그먼트 위의 전도성 와이어 세그먼트를 포함하고, 상기 강유전체 구조물은 상기 전도성 비아 및 와이어 세그먼트의 측벽과 하부 표면을 라이닝하는 것인, 집적 칩을 형성하기 위한 방법.
실시예 18. 실시예 17에 있어서,
상기 제1 유전체 구조물을 형성하는 단계는:
상기 제1 전도성 상호연결 구조물 상에 제1 에칭 정지 층을 퇴적하는 단계;
상기 제1 에칭 정지 층 위에 제1 유전체 층을 퇴적하는 단계;
상기 제1 유전체 층 위에 제2 에칭 정지 층을 퇴적하는 단계; 및
상기 제2 에칭 정지 층 위에 제2 유전체 층을 퇴적하는 단계
를 포함하고,
상기 강유전체 구조물의 상부 부분은 상기 제2 에칭 정지 층과 상기 전도성 와이어 세그먼트의 하부 표면 사이에 바로 배치되는 것인, 집적 칩을 형성하기 위한 방법.
실시예 19. 실시예 16에 있어서,
상기 제2 전도성 상호연결 구조물의 상부 표면, 상기 강유전체 구조물의 상부 표면, 및 상기 제1 유전체 구조물의 상부 표면은 서로 동일 평면에 있는 것인, 집적 칩을 형성하기 위한 방법.
실시예 20. 실시예 16에 있어서,
상기 강유전체 구조물의 높이는 상기 제2 전도성 상호연결 구조물의 높이보다 큰 것인, 집적 칩을 형성하기 위한 방법.

Claims (10)

  1. 집적 칩에 있어서,
    기판 위에 있는 제1 전도성 상호연결 구조물;
    상기 제1 전도성 상호연결 구조물 위에 있는 제2 전도성 상호연결 구조물 - 상기 제2 전도성 상호연결 구조물은 전도성 비아 세그먼트 바로 위에 있는 전도성 와이어 세그먼트를 포함함 - ;
    상기 제1 전도성 상호연결 구조물과 상기 제2 전도성 상호연결 구조물 사이에 배치된 강유전체 구조물 - 상기 강유전체 구조물은 상기 전도성 와이어 세그먼트의 대향 측벽과 하부 표면을 따라 그리고 상기 전도성 비아 세그먼트의 대향 측벽과 하부 표면을 따라 연속적으로 연장됨 -
    를 포함하는, 집적 칩.
  2. 청구항 1에 있어서,
    상기 강유전체 구조물의 상부 표면은 상기 제2 전도성 상호연결 구조물의 상부 표면과 동일 평면에(coplanar) 있는 것인, 집적 칩.
  3. 청구항 1에 있어서,
    상기 강유전체 구조물은 제1 전극 층, 제2 전극 층, 및 상기 제1 전극 층과 상기 제2 전극 층 사이에 배치된 강유전체 층을 포함하고, 상기 제1 전극 층, 상기 제2 전극 층 및 상기 강유전체 층은 각각 상기 전도성 와이어 및 비아 세그먼트의 대향 측벽과 하부 표면을 라이닝하는 것인, 집적 칩.
  4. 청구항 3에 있어서,
    상기 강유전체 구조물은 상기 제1 전극 층과 상기 강유전체 층 사이에 배치된 절연체 층을 더 포함하는 것인, 집적 칩.
  5. 청구항 3에 있어서,
    상기 강유전체 구조물은 상기 제1 전극 층과 상기 강유전체 층 사이에 배치된 반도체 층을 더 포함하는 것인, 집적 칩.
  6. 청구항 3에 있어서,
    상기 제1 전도성 상호연결 구조물은 전도성 바디 구조물 및 상기 전도성 바디 구조물의 측벽과 하부 표면을 따라 배치된 전도성 라이너를 포함하며, 상기 전도성 라이너의 두께는 상기 강유전체 층의 두께보다 큰 것인, 집적 칩.
  7. 청구항 1에 있어서,
    상기 제1 전도성 상호연결 구조물의 상부 표면은 상기 제2 전도성 상호연결 구조물의 상부 표면으로부터 수직 거리만큼 분리되어 있으며, 상기 강유전체 구조물의 높이는 상기 수직 거리와 동일한 것인, 집적 칩.
  8. 청구항 1에 있어서,
    상기 강유전체 구조물은 제1 전극 층, 반도체 층, 및 상기 제1 전극 층과 상기 반도체 층 사이에 배치된 강유전체 층을 포함하는 것인, 집적 칩.
  9. 집적 칩에 있어서,
    기판;
    상기 기판 상에 배치되며, 상기 기판 위의 게이트 전극 및 상기 게이트 전극의 대향측에 상기 기판에 배치된 소스/드레인 영역 쌍을 포함하는 트랜지스터;
    상기 소스/드레인 영역 쌍의 개별 소스/드레인 영역에 직접 전기적으로 커플링된 제1 전도성 상호연결 구조물;
    상기 제1 전도성 상호연결 구조물 위에 있으며 상기 제1 전도성 상호연결 구조물에 전기적으로 커플링된 제2 전도성 상호연결 구조물 - 상기 제2 전도성 상호연결 구조물은 제1 전도성 비아 세그먼트 위의 전도성 와이어 세그먼트를 포함함 - ; 및
    하부 강유전체 세그먼트 위의 상부 강유전체 세그먼트를 포함하는 강유전체 구조물 - 상기 상부 강유전체 세그먼트는 상기 전도성 와이어 세그먼트의 대향 측벽과 하부 표면에 접촉하고, 상기 하부 강유전체 세그먼트는 상기 제1 전도성 비아 세그먼트의 대향 측벽과 하부 표면에 접촉함 -
    을 포함하는, 집적 칩.
  10. 집적 칩을 형성하기 위한 방법에 있어서,
    기판 위에 제1 전도성 상호연결 구조물을 형성하는 단계;
    상기 제1 전도성 상호연결 구조물 위에 제1 유전체 구조물을 퇴적하는 단계;
    상기 제1 전도성 상호연결 구조물 위의 상기 제1 유전체 구조물에 개구부를 형성하도록 상기 제1 유전체 구조물을 패터닝하는 단계 - 상기 개구부는 비아 개구 부분 위에 있는 와이어 개구 부분을 포함함 - ;
    상기 제1 유전체 구조물 위에 강유전체 층들의 스택을 퇴적하며 상기 와이어 개구 부분 및 상기 비아 개구 부분을 라이닝하는 단계;
    상기 강유전체 층들의 스택 위에 전도성 바디 구조물을 퇴적하며 상기 개구부를 채우는 단계; 및
    상기 전도성 바디 구조물 및 상기 강유전체 층들의 스택에 대해 평탄화 프로세스를 수행함으로써, 제2 전도성 상호연결 구조물 및 강유전체 구조물을 정의하는 단계
    를 포함하는, 집적 칩을 형성하기 위한 방법.
KR1020230153455A 2023-02-13 2023-11-08 전도성 상호연결 구조물을 라이닝하는 강유전체 구조물 KR20240126391A (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202363484541P 2023-02-13 2023-02-13
US63/484,541 2023-02-13
US18/326,218 2023-05-31
US18/326,218 US20240274532A1 (en) 2023-02-13 2023-05-31 Ferroelectric structure lining conductive interconnect structure

Publications (1)

Publication Number Publication Date
KR20240126391A true KR20240126391A (ko) 2024-08-20

Family

ID=91962477

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020230153455A KR20240126391A (ko) 2023-02-13 2023-11-08 전도성 상호연결 구조물을 라이닝하는 강유전체 구조물

Country Status (3)

Country Link
US (1) US20240274532A1 (ko)
KR (1) KR20240126391A (ko)
DE (1) DE102023131392A1 (ko)

Also Published As

Publication number Publication date
DE102023131392A1 (de) 2024-08-14
US20240274532A1 (en) 2024-08-15

Similar Documents

Publication Publication Date Title
KR102366989B1 (ko) 메모리 셀을 위한 집적 방법
US9425238B2 (en) Semiconductor device and method for fabricating the same
CN113540152A (zh) 存储器器件、半导体器件及其制造方法
US11393833B2 (en) Ferroelectric random access memory device with seed layer
US20230378202A1 (en) Data storage element and manufacturing method thereof
US12075626B2 (en) Memory window of MFM MOSFET for small cell size
US20240021700A1 (en) Multi-layer electrode to improve performance of ferroelectric memory device
KR20240126391A (ko) 전도성 상호연결 구조물을 라이닝하는 강유전체 구조물
TW202434065A (zh) 積體晶片及其形成方法
CN118159035A (zh) 集成芯片及其形成方法
US12069867B2 (en) Ferroelectric random access memory device with seed layer
US20240357835A1 (en) Improve memory window of mfm mosfet for small cell size
US20240155837A1 (en) Semiconductor devices
TWI843993B (zh) 包含記憶體單元的積體電路晶片及其製造方法
US12035537B2 (en) Interface film to mitigate size effect of memory device
WO2023035128A1 (en) Ferroelectric memory device and method for forming the same
KR20240110769A (ko) 오프셋 상호연결 비아를 갖는 메모리 셀
JP2024018952A (ja) ブロッキング層を有する強誘電体メモリ装置
TW202410409A (zh) 積體電路裝置
CN117098400A (zh) 集成电路芯片及其形成方法
CN118266080A (zh) 具有堆叠电容器的铁电存储器及其制造方法