CN118159035A - 集成芯片及其形成方法 - Google Patents

Abstract

本公开的各个实施例针对包括设置在第一导电互连结构和第二导电互连结构之间的铁电结构的集成芯片。第一导电互连结构位于衬底上面。第二导电互连结构位于第一导电互连结构上面。第二导电互连结构包括直接位于导电通孔段上面的导线段。铁电结构沿导线段的相对侧壁和底面并且沿导电通孔段的相对侧壁和底面连续延伸。本申请的实施例还涉及集成芯片及其形成方法。

Description

集成芯片及其形成方法

技术领域

本申请的实施例涉及集成芯片及其形成方法。

背景技术

许多现代电子器件包含配置为存储数据的电子存储器。电子存储器可以是易失性存储器或非易失性存储器。易失性存储器在其通电时存储数据，而非易失性存储器能够在断电时存储数据。铁电随机存取存储器(FeRAM)器件是用于下一代非易失性存储器技术的一个有希望的候选器件。这是因为FeRAM器件提供了许多优势，包括快速写入时间、高耐久性、低功耗和对辐射损伤的低敏感性。

发明内容

本申请的一些实施例提供了一种集成芯片，包括：第一导电互连结构，位于衬底上面；第二导电互连结构，位于所述第一导电互连结构上面，其中，所述第二导电互连结构包括直接位于导电通孔段上面的导线段；以及铁电结构，设置在所述第一导电互连结构和所述第二导电互连结构之间，其中，所述铁电结构沿所述导线段的相对侧壁和底面并且沿所述导电通孔段的相对侧壁和底面连续延伸。

本申请的另一些实施例提供了一种集成芯片，包括：衬底；晶体管，设置在所述衬底上，并且包括位于所述衬底上方的栅电极以及设置在所述栅电极的相对侧上的所述衬底中的源极/漏极区域对；第一导电互连结构，直接电耦合至所述源极/漏极区域对中的独立的源极/漏极区域；第二导电互连结构，位于所述第一导电互连结构上面并且电耦合至所述第一导电互连结构，其中，所述第二导电互连结构包括位于第一导电通孔段上方的导线段；以及铁电结构，包括位于下部铁电段上方的上部铁电段，其中，所述上部铁电段接触所述导线段的相对侧壁和底面，其中，所述下部铁电段接触所述第一导电通孔段的相对侧壁和底面。

本申请的又一些实施例提供了一种用于形成集成芯片的方法，包括：在衬底上方形成第一导电互连结构；在所述第一导电互连结构上方沉积第一介电结构；图案化所述第一介电结构以在所述第一导电互连结构上方的所述第一介电结构中形成开口，其中，所述开口包括位于通孔开口部分上面的线开口部分；在所述第一介电结构上方沉积内衬所述线开口部分和所述通孔开口部分的铁电层堆叠件；在所述铁电层堆叠件上方沉积填充所述开口的导电体结构；以及对所述导电体结构和所述铁电层堆叠件实施平坦化工艺，从而限定第二导电互连结构和铁电结构。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本公开实施例的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1示出了包括沿导电互连结构的相对侧壁和底面设置的铁电结构的集成芯片的一些实施例的截面图。

图2示出了具有布置在晶体管上方的铁电结构的集成芯片的一些实施例的截面图。

图3A和图3B示出了图2的集成芯片的一些其它实施例的截面图，其中铁电结构包括设置在铁电层上的绝缘层。

图4A和图4B示出了图2的集成芯片的一些其它实施例的截面图，其中铁电结构包括设置在铁电层上的半导体层。

图5A和图5B示出了图2的集成芯片的一些其它实施例的截面图，其中铁电结构包括设置在铁电层和电极层之间的半导体层。

图6示出了具有包括多个存储器单元的嵌入式存储器区域和与嵌入式存储器区域横向相邻的逻辑区域的集成芯片的一些实施例的截面图。

图7A和图7B示出了包括设置在衬底上方的多个存储器单元的集成芯片的一些实施例的各个视图。

图8至图16示出了用于形成包括沿导电互连结构的相对侧壁和底面设置的铁电结构的集成芯片的方法的一些实施例的各个截面图。

图17示出了用于形成包括沿导电互连结构的相对侧壁和底面设置的铁电结构的集成芯片的方法的一些实施例的流程图。

具体实施方式

本公开实施例提供了许多用于实现本公开的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本公开实施例。当然，这些仅仅是实例，而不旨在限制本公开实施例。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本公开可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

此外，为了便于描述，本文可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所描绘的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。

铁电随机存取存储器(FeRAM)器件可以包括通过铁电层与顶部电极分隔开的底部电极。铁电层具有可以在第一极化状态和第二极化状态之间切换的固有偶极子。在FeRAM器件的操作期间，可以在顶部电极和底部电极之间施加合适的偏置条件，以将铁电层切换至第一极化状态或第二极化状态。第一极化状态和第二极化状态提供具有不同电容的FeRAM器件，这可以在读取操作期间通过向对应的位线施加合适的读取电压来感测。不同的电容代表离散的数据状态(例如，逻辑“0”或“1”)，从而使得FeRAM器件可以数字地存储数据。铁电层在第一极化状态中的极化电荷和铁电层在第二极化状态中的极化电荷之间的差对应于FeRAM器件的存储器窗口。FeRAM器件可以集成在垂直位于第一导电互连结构和第二导电互连结构之间的后段制程(BEOL)结构中。

随着集成芯片的部件尺寸按比例缩小，顶部电极和底部电极之间的铁电层的区减小。因此，FeRAM器件的存储器窗口减小，从而难以精确检测FeRAM器件的数据状态。为了增加顶部电极和底部电极之间的铁电层的区，FeRAM器件可以设置在由设置在第一导电互连结构和第二导电互连结构之间的互连介电结构的侧壁限定的沟槽内。顶部电极、铁电层和底部电极内衬沟槽，从而增加顶部电极和底部电极之间的铁电层的区。但是，在沟槽中形成FeRAM器件包括实施一个或多个图案化工艺以形成沟槽以及实施一个或多个去除工艺(例如，蚀刻工艺、平坦化工艺等)以从沟槽上方去除顶部电极和底部电极和/或铁电层的过量材料。这增加了与制造FeRAM器件相关的成本。此外，在第一导电互连结构和第二导电互连结构之间延伸的沟槽占据了互连结构中的间隔，否则该间隔可以用于电布线。因此，可能增加设计复杂性和/或可能减少设置在单个衬底上方的器件数量。

在一些实施例中，本公开实施例涉及包括与对应导电互连结构集成的铁电结构的集成芯片和相关方法。集成芯片包括位于衬底上面的第一导电互连结构和位于第一导电互连结构上面的第二导电互连结构。第二导电互连结构包括具有直接位于导电通孔段上面的导线段的导电体结构。在一些实施例中，铁电结构包括第一电极层、第二电极层以及设置在第一电极层和第二电极层之间的铁电层。铁电结构的层沿导线段和导电通孔段的相对侧壁和底面连续延伸。沿导线段和导电通孔段的相对侧壁和底面设置铁电结构层增加了第一电极层和第二电极层之间的铁电层的区，从而增加铁电结构的存储器窗口。

此外，在集成芯片的制造期间，第一导电互连结构可以通过第一镶嵌工艺(例如，单重镶嵌工艺或双重镶嵌工艺)来形成。随后，铁电结构和第二导电互连结构可以通过第二镶嵌工艺(例如，双重镶嵌工艺)来形成。因此，铁电结构和第二导电互连结构可以彼此同时形成。因此，降低了与制造集成芯片相关的成本和时间。

图1示出了包括沿导电互连结构的相对侧壁和底面设置的铁电结构的集成芯片的一些实施例的截面图100。

集成芯片包括位于衬底102上面的后段制程(BEOL)结构103。BEOL结构103包括第一导电互连结构109、第一导电互连结构109上方的第二导电互连结构121以及第二导电互连结构121上方的第三导电互连结构122。第一导电互连结构109设置在第一介电层104内，并且第二导电互连结构121设置在第二介电层124内。BEOL结构103的导电互连结构(例如，第一导电互连结构109、第二导电互连结构121和第三导电互连结构122)配置为将衬底102上方和/或上的半导体器件(例如，存储器器件、晶体管等)彼此电耦合。在各个实施例中，BEOL结构103可以称为互连结构。

在一些实施例中，第一导电互连结构109包括第一导电体结构106和第一导电衬垫105。第一导电衬垫105沿第一导电体结构106的相对侧壁和底面设置。在各个实施例中，第一导电衬垫105配置为减少或防止扩散物质(例如，铜、铝等)从第一导电体结构106扩散至BEOL结构103中的其它结构。第三导电互连结构122包括第三导电体结构126和第二导电衬垫125。第三导电互连结构122的第二导电衬垫125沿第三导电体结构126的相对侧壁和底面设置，并且配置为减轻扩散物质从第三导电体结构126扩散至BEOL结构103中的其它结构。

在各个实施例中，第二导电互连结构121包括具有直接位于导电通孔段118上面的导线段120的第二导电体结构117。在一些实施例中，第二导电体结构117是单一连续材料。导电通孔段118从导线段120的底面向第一导电互连结构109连续延伸。导电通孔段118的相对侧壁在导线段120的相对侧壁之间横向间隔开。集成芯片还包括设置在BEOL结构103内并且内衬第二导电互连结构121的表面的铁电结构110。在一些实施例中，铁电结构110包括第一电极层112、第二电极层116以及设置在第一电极层112和第二电极层116之间的铁电层114。第一电极层112和第二电极层116以及铁电层114沿导线段120的相对侧壁和底面并且沿导电通孔段118的相对侧壁和底面连续延伸。沿第二导电互连结构121的导电通孔段118和导线段120的相对侧壁和底面设置铁电结构110的层增加了第一电极层112和第二电极层116之间的铁电层114的区，从而增加了铁电结构110的存储器窗口。因此，由于铁电结构110的层内衬导电通孔段118和导线段120的相对侧壁和底面，集成芯片的整体性能得到改进。在各个实施例中，铁电结构110可以配置为金属-铁电-金属(MFM)器件。

在更进一步实施例中，在集成芯片的制造期间，第一导电互连结构109可以通过第一镶嵌工艺(例如，单重镶嵌工艺或双重镶嵌工艺)来形成。随后，铁电结构110和第二导电互连结构121通过第二镶嵌工艺(例如，双重镶嵌工艺)来形成。在这样的实施例中，铁电结构110和第二导电互连结构121彼此同时形成。通过形成具有第二导电互连结构121的铁电结构110，可以减少用于形成铁电结构110的处理步骤的数量。因此，降低了与制造集成芯片相关的成本和时间。此外，形成具有第二导电互连结构121的铁电结构110减小了铁电结构110的横向覆盖区，从而增加了集成芯片的器件密度。

图2示出了具有布置在晶体管上方的铁电结构的集成芯片的一些实施例的截面图200。

集成芯片包括设置在衬底102内和/或衬底102上的晶体管202。衬底102可以例如是或包括硅、单晶硅、块状衬底、绝缘体上硅(SOI)衬底、一些其它合适的衬底等。在各个实施例中，晶体管202可以是金属氧化物半导体场效应晶体管(MOSFET)、双极结型晶体管(BJT)、高电迁移率晶体管(HEMT)、鳍式场效应晶体管(finFET)等。晶体管202包括位于衬底102上面的栅极介电层206、位于栅极介电层206上面的栅电极208以及设置在栅电极208的相对侧上的衬底102中的源极/漏极区域对204。源极/漏极区域可以是指源极或漏极，单独或共同取决于上下文。

下部介电层212位于衬底102上面。导电接触件210设置在下部介电层212内，并且电耦合至晶体管202。例如，导电接触件210直接电耦合至源极/漏极区域对204中的第一源极/漏极区域。在一些实施例中，源极/漏极区域对204中的第二源极/漏极区域电耦合至源极线。在更进一步实施例中，栅电极208直接电耦合至字线。导电接触件210可以例如是或包括钨、钌、另一导电材料等。

BEOL结构103位于导电接触件210和下部介电层212上面。在一些实施例中，BEOL结构103包括设置在介电结构内的多个金属化层。多个金属化层包括第一导电互连结构109、第二导电互连结构121和第三导电互连结构122。介电结构包括在下部介电层212上方彼此交替设置的多个蚀刻停止层226-231和多个金属间介电(IMD)层216-223。

多个IMD层216-223可以例如是或包括二氧化硅、诸如未掺杂的二氧化硅玻璃(USG)的低k介电材料、碳掺杂的二氧化硅等、一些其它合适的电介质、或前述材料的任何组合。多个蚀刻停止层226-231可以例如是或包括氮化硅、碳化硅、一些其它电介质或前述材料的任何组合。多个IMD层216-223包括第一IMD层216、第二IMD层218、第三IMD层220、第四IMD层222和第五IMD层223。多个蚀刻停止层226-231包括第一蚀刻停止层226、第二蚀刻停止层228、第三蚀刻停止层230和第四蚀刻停止层231。在一些实施例中，蚀刻停止层226-231分别具有大于约10埃、在约10至500埃的范围内、在约100至500埃的范围内或一些其它合适值的厚度。在各个实施例中，每个具有大于约10埃的厚度的蚀刻停止层226-231减轻了在BEOL结构103的制造期间实施的蚀刻工艺期间对下面层的损伤。在进一步实施例中，IMD层216-223分别具有大于约200埃、在约200至8000埃的范围内、在约800至8000埃的范围内或一些其它合适值的厚度。

在各个实施例中，第一导电互连结构109包括第一导电体结构106以及沿第一导电体结构106的相对侧壁和底面设置的第一导电衬垫105。第一导电体结构106可以例如是或包括铝、铜、钌、一些其它导电材料或前述材料的任何组合。第一导电衬垫105可以例如是或包括氮化钛、氮化钽、钽、钛等。第一导电互连结构109的高度236可以例如大于约200埃、在约200埃至约8000埃的范围内、在约800埃至约8000埃的范围内或一些其它合适的值。在进一步实施例中，高度236大于约200埃降低了BEOL结构103中的电阻。在一些实施例中，第一导电衬垫105的厚度大于10埃、在约10至500埃的范围内、在约100至500埃的范围内或一些其它合适的值。在各个实施例中，第一导电衬垫105的厚度大于约10埃增加了第一导电衬垫105适当地防止或减轻扩散物质(例如，铜)从第一导电体结构106扩散的能力。在进一步实施例中，第一导电衬垫105的厚度小于约500埃降低了第一导电互连结构109的电阻。

第三导电互连结构122位于第二导电互连结构121上面。在一些实施例中，第三导电互连结构122包括第三导电体结构126和第二导电衬垫125。在各个实施例中，第三导电体结构126具有直接位于上部导电通孔段232上面的上部导线段234。上部导电通孔段232从上部导线段234的底面向第二导电互连结构121连续延伸。第三导电体结构126可以例如是或包括铝、铜、钌、一些其它导电材料或前述材料的任何组合。第二导电衬垫125可以例如是或包括氮化钛、氮化钽、钽、钛等。在一些实施例中，第二导电衬垫125的厚度大于约10埃、在约10至500埃的范围内、在约100至500埃的范围内或一些其它合适的值。

第二导电互连结构121垂直设置在第一导电互连结构109和第三导电互连结构122之间。第二导电互连结构121包括具有直接位于导电通孔段118上面的导线段120的第二导电体结构117。第二导电体结构117可以例如是或包括铜、铝、钌、一些其它导电材料或前述材料的任何组合。在各个实施例中，导线段120的高度在约200至8000埃的范围内、在约800至8000埃的范围内或一些其它合适的值。在一些实施例中，导线段120的高度大于200埃降低了第二导电互连结构121的电阻。

铁电结构110设置在第二导电互连结构121和第一导电互连结构109之间的BEOL结构103内。铁电结构110沿导线段120的相对侧壁和底面并且沿导电通孔段118的相对侧壁和底面连续延伸。在各个实施例中，铁电结构110包括位于下部铁电段110l上面的上部铁电段110u。上部铁电段110u沿导线段120的相对侧壁和底面设置并且直接接触导线段120的相对侧壁和底面。上部铁电段110u的下部部分从第二蚀刻停止层228的顶面连续延伸至导线段120的底面。下部铁电段110l沿导电通孔段118的相对侧壁和底面设置并且直接接触导电通孔段118的相对侧壁和底面。第一蚀刻停止层226横向包裹下部铁电段110l。上部铁电段110u的宽度大于下部铁电段110l的宽度。此外，下部铁电段110l的高度240大于上部铁电段110u的高度238。在各个实施例中，下部铁电段110l是U形的。在进一步实施例中，上部铁电段110u在第二导电互连结构121的中间区域中是不连续的，导电通孔段118的部分设置在该中间区域中。在更进一步实施例中，导线段120的高度大于上部铁电段110u的厚度239。

在一些实施例中，铁电结构110包括第一电极层112、第二电极层116以及设置在第一电极层112和第二电极层116之间的铁电层114。铁电层114的层沿导电通孔段118和导线段120的侧壁和底面连续延伸并且与导电通孔段118和导线段120的侧壁和底面一致。沿第二导电互连结构121的导电通孔段118和导线段120的相对侧壁和底面设置铁电结构110的层增加了第一电极层112和第二电极层116之间的铁电层114的区，同时减小了铁电结构110的横向覆盖区。这部分地增加了铁电结构110的电容值的范围，从而增加了铁电结构110的存储器窗口。因此，增加了检测铁电结构110的离散数据状态的能力。在进一步实施例中，在集成芯片的制造期间，第二导电互连结构121和铁电结构110通过镶嵌工艺(例如，双重镶嵌工艺)彼此同时形成。这减少了用于形成集成芯片的处理步骤的数量(例如，蚀刻工艺和/或平坦化工艺的数量)，从而降低了制造成本。

在一些实施例中，第二导电互连结构121的顶面与铁电结构110的顶面共面。第一电极层112和第二电极层116可以例如是或包括氮化钛、氮化钽、钨、氧化铟锡、一些其它合适的材料或前述材料的任何组合。在各个实施例中，第一电极层112和第二电极层116的厚度在约50至500埃的范围内或一些其它合适的值。铁电层114可以例如是或包括锆钛酸铅(PZT)、钛酸钡(BTO)、钽酸锶铋(SBT)、掺杂的金属氧化物(例如，掺杂有镧(La)、锆(Zr)、硅(Si)、铝(Al)等的氧化铪)或一些其它合适的材料。铁电层114的厚度可以在约20至80埃的范围内或一些其它合适的值。在一些实施例中，铁电层114的厚度增加了穿过铁电结构110的电流，从而有助于对铁电结构110实施精确的读出和/或写入工艺，同时保持铁电结构110的低功耗。

图3A示出了图2的集成芯片的一些其它实施例的截面图300a，其中铁电结构包括设置在铁电层上的绝缘层。

如图3A中所示，在一些实施例中，铁电结构110包括第一电极层112、铁电层114、绝缘层302和第二电极层116。在这样的实施例中，铁电结构110配置为金属-铁电-绝缘体-金属(MFIM)器件。绝缘层302可以例如是或包括非晶材料(例如，非晶二氧化硅、非晶氧化铝等)、介电材料(诸如氧化锆(ZrO₂)、氧化铈(CeO₂)、氧化钛(TiO₂))、一些其它合适的材料等。在一些实施例中，绝缘层302的厚度在约5至50埃的范围内或一些其它合适的值。在进一步实施例中，绝缘层302的厚度大于5埃有助于铁电层114和对应电极层之间的良好绝缘，从而提高铁电结构110的性能。在更进一步实施例中，绝缘层302的厚度小于50埃增加了穿过铁电结构110的电流，从而有助于对铁电结构110实施精确的读出和/或写入工艺，同时保持铁电结构110的低功耗。在各个实施例中，绝缘层302的厚度小于铁电层114的厚度和/或小于第一电极层112和第二电极层116的厚度。在一些实施例中，绝缘层302直接设置在铁电层114和第二电极层116之间。

图3B示出了图3A的集成芯片的一些其它实施例的截面图300b。在一些实施例中，绝缘层302直接设置在铁电层114和第一电极层112之间。

图4A示出了图2的集成芯片的一些其它实施例的截面图400a，其中铁电结构包括设置在铁电层上的半导体层。

如图4A中所示，在一些实施例中，省略了第二电极层(图2的116)，并且铁电结构110还包括设置在铁电层114上的半导体层402。在这样的实施例中，铁电结构110配置为金属-铁电-半导体(MFS)器件。半导体层402可以例如是或包括硅、外延硅、锗或一些其它合适的材料。在各个实施例中，半导体层402的厚度在约5至50埃的范围内或一些其它合适的值。在进一步实施例中，半导体层402的厚度大于约5埃有助于半导体层402具有高质量的晶格结构。在更进一步实施例中，半导体层402的厚度小于50埃增加了穿过铁电结构110的电流，从而有助于对铁电结构110实施精确的读出和/或写入工艺，同时保持铁电结构110的低功耗。在一些实施例中，半导体层402的厚度小于铁电层114的厚度和/或小于第一电极层112的厚度。在各个实施例中，半导体层402沿铁电层114的下表面设置和/或直接接触第一导电互连结构109。在这样的实施例中，第一电极层112直接接触第二导电体结构117。

图4B示出了图4A的集成芯片的一些其它实施例的截面图400b。在一些实施例中，半导体层402直接设置在铁电层114和第二导电体结构117之间，其中半导体层402直接接触第二导电体结构117。在这样的实施例中，第一电极层112沿铁电层的下表面设置并且直接接触第一导电互连结构109。

图5A示出了图2的集成芯片的一些其它实施例的截面图500a，其中铁电结构包括设置在铁电层和电极层之间的半导体层。

如图5A中所示，在一些实施例中，铁电结构110包括第一电极层112、铁电层114、绝缘层402和第二电极层116。在这样的实施例中，铁电结构110配置为金属-铁电-半导体-金属(MFSM)器件。半导体层402可以例如是或包括硅、外延硅、锗或一些其它合适的材料。在各个实施例中，半导体层402的厚度在约5至50埃的范围内或一些其它合适的值。在进一步实施例中，半导体层402直接设置在铁电层114和第二电极层116之间。

图5B示出了图5A的集成芯片的一些其它实施例的截面图500b。在一些实施例中，半导体层402直接设置在铁电层114和第一电极层112之间。

图6示出了具有包括多个存储器单元的嵌入式存储器区域和与嵌入式存储器区域横向相邻的逻辑区域的集成芯片的一些实施例的截面图600。

如图6中所示，集成芯片包括横向设置在嵌入式存储器区域602内的多个存储器单元612。在各个实施例中，存储器单元612分别包括内衬对应第二导电互连结构121的铁电结构110。嵌入式存储器区域602与逻辑区域604横向相邻。第一逻辑导电互连结构109a设置在介电结构605中，并且在逻辑区域604内横向间隔开。第二逻辑导电互连结构606设置在逻辑区域604内，并且位于第一逻辑导电互连结构109a上面。第二逻辑导电互连结构606包括导电体结构608和导电衬垫610。导电体结构608包括位于导电通孔段上面的导线段，其中，导电体结构608的导电通孔段的高度大于铁电结构110的高度。

图7A和图7B示出了包括设置在衬底上方的多个存储器单元的集成芯片的一些实施例的各个视图。图7A示出了集成芯片的一些实施例的截面图700a。图7B示出了沿图7A的线A-A’截取的集成芯片的一些实施例的顶视图700b。

如图7A中所示，多个存储器单元702位于衬底102上面。在各个实施例中，存储器单元702至少分别包括设置在对应第二导电互连结构121的导电通孔段118和导线段120和下面的第一导电互连结构109之间的对应铁电结构110的区域。

如图7B中所示，集成芯片包括在第一方向上(例如，沿x轴)横向延伸的多个第一导电互连结构109。第一导电互连结构109彼此平行布置。此外，多个第二导电互连结构121分别包括在横向于第一方向的第二方向上(例如，沿y轴)横向延伸的导线段(图7A的120)。第二导电互连结构121彼此平行布置。在一些实施例中，第一方向正交于第二方向。在各个实施例中，每个第二导电互连结构121的导线段(图7A的120)配置为位线，并且第一导电互连结构109可以每个耦合至和/或配置为字线。多个存储器单元702布置在包括行和列的存储器阵列内。在各个实施例中，存储器阵列的行内的存储器单元702可操作地耦合至对应第一导电互连结构109，而存储器阵列的列内的存储器单元702可操作地耦合至对应第二导电互连结构121的对应导线段(图7A的120)。因此，每个存储器单元702与由对应第一导电互连结构109和对应第二导电互连结构121的交集所限定的寻址相关。

在各个实施例中，每个第二导电互连结构121包括直接位于下面第一导电互连结构109上面的导电通孔段118。例如，独立的第二导电互连结构121i包括直接位于对应第一导电互连结构109上面的第一导电通孔段118a和第二导电通孔段118b。第一导电通孔段118a相对于第二导电通孔段118b横向偏移非零横向距离。此外，独立的第二导电互连结构121i的导线段(图7A的120)沿从第一导电通孔段118a至第二导电通孔段118b的非零横向距离连续横向延伸。在各个实施例中，第一铁电结构110a沿非零横向距离沿独立的第二导电互连结构121i的导线段(图7A的120)的相对侧壁和底面连续横向延伸。在更进一步实施例中，铁电结构110分别横向包裹对应第二导电互连结构121的每个导电通孔段118的外周，并且沿对应第二导电互连结构121的每个导电通孔段118的底面设置。

图8至图16示出了用于形成包括沿导电互连结构的相对侧壁和底面设置的铁电结构的集成芯片的方法的一些实施例的截面图800-1600。虽然图8至图16中所示的截面图800-1600是参考方法来描述的，但是应该理解，图8至图16中所示的结构不限于该方法，而是可以独立于该方法而独立存在。虽然图8至图16描述为一系列步骤，但是应该理解，这些步骤不是限制性的，因为在其它实施例中，步骤的顺序可以改变，并且所公开的方法也适用于其它结构。在其它实施例中，可以全部省略或部分省略所示出和/或描述的一些步骤。

如图8的截面图800中所示，在衬底102上方形成第一金属间介电(IMD)层216。衬底102可以例如是或包括硅、单晶硅、块状衬底、绝缘体上硅(SOI)衬底、一些其它合适的衬底等。第一IMD层216可以通过例如化学气相沉积(CVD)工艺、物理气相沉积(PVD)工艺、原子层沉积(ALD)工艺或一些其它合适的沉积或生长工艺而形成在衬底102上方。

如图9的截面图900中所示，在第一IMD层216内形成第一导电互连结构109。第一导电互连结构109包括第一导电衬垫105和第一导电体结构106。第一导电互连结构109可以通过第一镶嵌工艺来形成。在各个实施例中，第一镶嵌工艺是单重镶嵌工艺，并且包括：对第一IMD层216实施图案化工艺以在第一IMD层216中形成开口；在第一IMD层216上方沉积(例如，通过CVD、PVD、溅射等)内衬开口的第一导电衬垫105；在第一导电衬垫105上方沉积(例如，通过CVD、PVD、溅射、电镀等)第一导电体结构106，从而填充开口；以及对第一导电体结构106和第一导电衬垫105实施平坦化工艺(例如，化学机械平坦化(CMP)工艺)。在一些实施例中，图案化工艺包括：在第一IMD层216上方形成掩蔽层(未显示)；以及在掩蔽层位于适当位置的情况下对第一IMD层216实施蚀刻工艺(例如，干蚀刻)，其中在蚀刻工艺期间和/或之后去除掩蔽层。第一导电体结构106可以例如是或包括铜、铝、钌、另一导电材料或前述材料的任何组合。第一导电衬垫105可以例如是或包括氮化钛、氮化钽、钽、钛等。在各个实施例中，第一导电体结构106的顶面与第一导电衬垫105的顶面共面。

如图10的截面图1000中所示，在第一导电互连结构109上方形成第一介电结构1002。在各个实施例中，第一介电结构1002包括第一蚀刻停止层226、第二IMD层218、第二蚀刻停止层228和第三IMD层220。第二IMD层218设置在第一蚀刻停止层226和第二蚀刻停止层228之间，并且第三IMD层220位于第二蚀刻停止层228上面。在各个实施例中，第一蚀刻停止层226和第二蚀刻停止层228以及第二IMD层218和第三IMD层220每个通过对应的沉积工艺来形成，诸如CVD工艺、PVD工艺、ALD工艺或一些其它合适的形成或生长工艺。

如图11的截面图1100中所示，对第一介电结构1002实施图案化工艺，以在第一导电互连结构109上方形成开口1102。在各个实施例中，图案化工艺包括：在第一介电结构1002上方形成掩蔽层(未显示)；以及根据掩蔽层对第一介电结构1002实施蚀刻工艺(例如，干蚀刻、湿蚀刻等)。开口1102包括对应于第一导电部件开口(例如，通孔开口)的下部开口部分和对应于第二导电部件开口(例如，线开口)的上部开口部分。在一些实施例中，在蚀刻工艺期间和/或之后去除掩蔽层。

如图12的截面图1200中所示，在第一介电结构1002上方形成内衬开口1102的铁电层堆叠件1202。在各个实施例中，铁电层堆叠件1202包括第一电极层112、第二电极层116以及设置在第一电极层112和第二电极层116之间的铁电层114。第一电极层112沉积在第一介电结构1002和第一导电互连结构109上，铁电层114沉积在第一电极层112上，并且第二电极层116沉积在铁电层114上。铁电层堆叠件1202中的每个层可以通过对应的沉积工艺来形成。例如，第一电极层112可以通过第一沉积工艺(例如，CVD、PVD、溅射、电镀等)来形成；铁电层114可以通过第二沉积工艺(例如，CVD、PVD、ALD等)来形成；并且第二电极层116可以通过第三沉积工艺(例如，CVD、PVD、溅射、电镀等)来形成。在更进一步实施例中，铁电层堆叠件1202可以形成为使得铁电层堆叠件1202包括如图3A、图3B、图4A、图4B、图5A或图5B中示出和/或描述的铁电结构层(例如，图3A的110)。

如图13的截面图1300中所示，在铁电层堆叠件1202上方形成第二导电体结构117，从而填充开口的剩余部分(图12的1102)。第二导电体结构117可以例如是或包括铝、铜、钌、另一导电材料或前述材料的任何组合。第二导电体结构117可以通过例如CVD、PVD、溅射、电镀、化学镀或一些其它合适的生长或沉积工艺通过在铁电层堆叠件1202上沉积第二导电体结构117来形成。

如图14的截面图1400中所示，对铁电层堆叠件(图13的1202)和第二导电体结构117实施平坦化工艺，从而限定第二导电互连结构121和铁电结构110。第二导电互连结构121包括具有直接位于导电通孔段118上面的导线段120的第二导电体结构117。此外，铁电结构110包括第一电极层112和第二电极层116以及铁电层114。在各个实施例中，第二导电互连结构121和铁电结构110通过第二镶嵌工艺(例如，双重镶嵌工艺)来形成。在一些实施例中，第二镶嵌工艺包括图11至图13中示出和/或描述的处理步骤以及图14的平坦化工艺。通过第二镶嵌工艺形成第二导电互连结构121和铁电结构110降低了与制造集成芯片相关的成本和时间。在更进一步实施例中，平坦化工艺包括对第二导电体结构117和铁电层堆叠件(图13的1202)实施CMP工艺，直至到达第一介电结构1002的上表面。在更进一步实施例中，第一电极层112和第二电极层116的顶面、铁电层114的顶面和第二导电体结构117的顶面彼此共面。此外，铁电结构110与第二导电互连结构121同时形成。

如图15的截面图1500中所示，在第二导电互连结构121上方形成第二介电结构1502。在一些实施例中，第二介电结构1502包括第三蚀刻停止层230、第四IMD层222、第四蚀刻停止层231和第五IMD层223。第四IMD层222设置在第三蚀刻停止层230和第四蚀刻停止层231之间，并且第五IMD层223位于第四蚀刻停止层231上面。在各个实施例中，第三蚀刻停止层230和第四蚀刻停止层231以及第四IMD层222和第五IMD层223每个通过对应的沉积工艺来形成，诸如CVD工艺、PVD工艺、ALD工艺或一些其它合适的形成或生长工艺。

如图16的截面图1600中所示，在第二介电结构1502中形成第三导电互连结构122。第三导电互连结构122包括第三导电体结构126以及设置在第三导电体结构126和第二介电结构1502之间的第二导电衬垫125。在各个实施例中，第三导电体结构126具有直接位于上部导电通孔段232上面的上部导线段234。第三导电互连结构122可以通过第三镶嵌工艺来形成。在一些实施例中，第三镶嵌工艺包括：对第二介电结构1502实施图案化工艺以在第二介电结构1502中形成开口，开口具有下部开口部分(例如，对应于通孔开口)和上部开口部分(例如，对应于线开口)；在第二介电结构1502上方沉积(例如，通过CVD、PVD、溅射等)内衬开口的第二导电衬垫125；在第二导电衬垫125上方沉积(例如，通过CVD、PVD、溅射、电镀等)第三导电体结构126，从而填充开口；以及对第三导电体结构126和第二导电衬垫125实施平坦化工艺(例如，CMP工艺)。在一些实施例中，图案化工艺包括：在第二介电结构1502上方形成掩蔽层(未显示)；以及在掩蔽层位于适当位置的情况下在第二介电结构1502上实施蚀刻工艺(例如，干蚀刻)，其中在蚀刻工艺期间和/或之后去除掩蔽层。第三导电体结构126可以例如是或包括铝、铜、钌、一些其它导电材料或前述材料的任何组合。第二导电衬垫125可以例如是或包括氮化钛、氮化钽、钽、钛等。在更进一步实施例中，第三镶嵌工艺是双重镶嵌工艺。

图17示出了形成包括沿导电互连结构的相对侧壁和底面设置的铁电结构的集成芯片的方法1700的一些实施例的流程图。虽然方法1700示出和/或描述为一系列步骤或事件，但是应该理解，方法1700不限于所示的顺序或步骤。因此，在一些实施例中，这些步骤可以以与所示不同的顺序执行和/或可以同时执行。此外，在一些实施例中，所示的步骤或事件可以细分为多个步骤或事件，这些步骤或事件可以在不同的时间执行或者与子步骤的其它步骤同时执行。在一些实施例中，可以省略一些示出的步骤或事件，并且可以包括其它未示出的步骤或事件。

在步骤1702中，在衬底上方形成第一导电互连结构。第一导电互连结构包括第一导电体结构和第一导电衬垫。图9示出了对应于步骤1702的一些实施例的截面图900。

在步骤1704中，在第一导电互连结构上方形成第一介电结构。图10示出了对应于步骤1704的一些实施例的截面图1000。

在步骤1706中，在第一介电结构内形成第二导电互连结构和铁电结构。第二导电互连结构包括具有位于导电通孔段上方的导线段的第二导电体结构，并且其中铁电结构沿导电通孔段和导线段的相对侧壁和底面连续延伸。在一些实施例中，第二导电互连结构和铁电结构可以根据步骤1708-1714来形成。

在步骤1708中，图案化第一介电结构以在第一导电互连结构上方的第一介电结构中形成开口。图11示出了对应于步骤1708的一些实施例的截面图1100。

在步骤1710中，在第一介电结构上方形成内衬开口的铁电层堆叠件。图12示出了对应于步骤1710的一些实施例的截面图1200。

在步骤1712中，第二导电体结构沉积在铁电层堆叠件上方和开口内。图13示出了对应于步骤1712的一些实施例的截面图1300。

在步骤1714中，对第二导电体结构和铁电层堆叠件实施平坦化工艺。图14示出了对应于步骤1714的一些实施例的截面图1400。

在步骤1716中，在第二导电互连结构上方形成第二介电结构。图15示出了对应于步骤1716的一些实施例的截面图1500。

在步骤1718中，在第二介电结构内和第二导电互连结构上方形成第三导电互连结构。图16示出了对应于步骤1718的一些实施例的截面图1600。

因此，在一些实施例中，本公开实施例涉及包括导电互连结构的集成芯片，该导电互连结构包括具有位于导电通孔段上方的导线段的导电体结构，其中铁电结构沿导电通孔段和导线段的相对侧壁和底面连续延伸。

在一些实施例中，本申请提供了集成芯片，集成芯片包括：第一导电互连结构，位于衬底上面；第二导电互连结构，位于第一导电互连结构上面，其中，第二导电互连结构包括直接位于导电通孔段上面的导线段；以及铁电结构，设置在第一导电互连结构和第二导电互连结构之间，其中，铁电结构沿导线段的相对侧壁和底面并且沿导电通孔段的相对侧壁和底面连续延伸。在实施例中，铁电结构的顶面与第二导电互连结构的顶面共面。在实施例中，铁电结构包括第一电极层、第二电极层以及设置在第一电极层和第二电极层之间的铁电层，其中，第一电极层、第二电极层和铁电层分别内衬导线段和通孔段的相对侧壁和底面。在实施例中，铁电结构还包括设置在第一电极层和铁电层之间的绝缘层。在实施例中，铁电结构还包括设置在第一电极层和铁电层之间的半导体层。在实施例中，第一导电互连结构包括导电体结构和沿导电体结构的侧壁和底面设置的导电衬垫，其中，导电衬垫的厚度大于铁电层的厚度。在实施例中，第一导电互连结构的顶面与第二导电互连结构的顶面分隔开垂直距离，其中，铁电结构的高度等于垂直距离。在实施例中，铁电结构包括第一电极层、半导体层以及设置在第一电极层和半导体层之间的铁电层。在实施例中，第一电极层直接接触第一导电互连结构，并且半导体层直接接触第一导电互连结构。

在进一步实施例中，本申请提供了集成芯片，集成芯片包括：衬底；晶体管，设置在衬底上，并且包括位于衬底上方的栅电极以及设置在栅电极的相对侧上的衬底中的源极/漏极区域对；第一导电互连结构，直接电耦合至源极/漏极区域对中的独立的源极/漏极区域；第二导电互连结构，位于第一导电互连结构上面并且电耦合至第一导电互连结构，其中，第二导电互连结构包括位于第一导电通孔段上方的导线段；以及铁电结构，包括位于下部铁电段上方的上部铁电段，其中，上部铁电段接触导线段的相对侧壁和底面，其中，下部铁电段接触第一导电通孔段的相对侧壁和底面。在实施例中，集成芯片还包括：第一蚀刻停止层，沿第一导电互连结构的顶面设置，其中，第一蚀刻停止层横向包裹下部铁电段。在实施例中，集成芯片还包括：第二蚀刻停止层，沿上部铁电段的底面设置，其中，上部铁电段从第二蚀刻停止层的顶面连续延伸至导线段的底面。在实施例中，上部铁电段的宽度大于下部铁电段的宽度，并且其中，上部铁电段的高度小于下部铁电段的高度。在实施例中，第一导电互连结构包括第一导电体结构以及沿第一导电体结构的侧壁和底面设置的导电衬垫，其中，铁电结构包括第一电极层、第二电极层以及设置在第一电极层和第二电极层之间的铁电层，其中，导电衬垫、第一电极层和第二电极层分别包括导电材料。在实施例中，第一导电互连结构的高度小于下部铁电段的高度。

在更进一步实施例中，本申请提供了用于形成集成芯片的方法，该方法包括：在衬底上方形成第一导电互连结构；在第一导电互连结构上方沉积第一介电结构；图案化第一介电结构以在第一导电互连结构上方的第一介电结构中形成开口，其中，开口包括位于通孔开口部分上面的线开口部分；在第一介电结构上方沉积内衬线开口部分和通孔开口部分的铁电层堆叠件；在铁电层堆叠件上方沉积填充开口的导电体结构；以及对导电体结构和铁电层堆叠件实施平坦化工艺，从而限定第二导电互连结构和铁电结构。在实施例中，导电体结构包括位于导电通孔段上方的导线段，其中，铁电结构内衬导电通孔段和导线段的侧壁和底面。在实施例中，形成第一介电结构包括：在第一导电互连结构上沉积第一蚀刻停止层；在第一蚀刻停止层上方沉积第一介电层；在第一介电层上方沉积第二蚀刻停止层；以及在第二蚀刻停止层上方沉积第二介电层，其中，铁电结构的上部部分直接设置在第二蚀刻停止层和导线段的底面之间。在实施例中，第二导电互连结构的顶面、铁电结构的顶面和第一介电结构的顶面彼此共面。在实施例中，铁电结构的高度大于第二导电互连结构的高度。

上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本公开的各个方面。本领域技术人员应该理解，它们可以容易地使用本公开作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本公开的精神和范围，并且在不背离本公开的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种集成芯片，包括：

第一导电互连结构，位于衬底上面；

第二导电互连结构，位于所述第一导电互连结构上面，其中，所述第二导电互连结构包括直接位于导电通孔段上面的导线段；以及

铁电结构，设置在所述第一导电互连结构和所述第二导电互连结构之间，其中，所述铁电结构沿所述导线段的相对侧壁和底面并且沿所述导电通孔段的相对侧壁和底面连续延伸。

2.根据权利要求1所述的集成芯片，其中，所述铁电结构的顶面与所述第二导电互连结构的顶面共面。

3.根据权利要求1所述的集成芯片，其中，所述铁电结构包括第一电极层、第二电极层以及设置在所述第一电极层和所述第二电极层之间的铁电层，其中，所述第一电极层、所述第二电极层和所述铁电层分别内衬所述导线段和所述通孔段的所述相对侧壁和所述底面。

4.根据权利要求3所述的集成芯片，其中，所述铁电结构还包括设置在所述第一电极层和所述铁电层之间的绝缘层。

5.根据权利要求3所述的集成芯片，其中，所述铁电结构还包括设置在所述第一电极层和所述铁电层之间的半导体层。

6.根据权利要求3所述的集成芯片，其中，所述第一导电互连结构包括导电体结构和沿所述导电体结构的侧壁和底面设置的导电衬垫，其中，所述导电衬垫的厚度大于所述铁电层的厚度。

7.根据权利要求1所述的集成芯片，其中，所述第一导电互连结构的顶面与所述第二导电互连结构的顶面分隔开垂直距离，其中，所述铁电结构的高度等于所述垂直距离。

8.根据权利要求1所述的集成芯片，其中，所述铁电结构包括第一电极层、半导体层以及设置在所述第一电极层和所述半导体层之间的铁电层。

9.一种集成芯片，包括：

衬底；

晶体管，设置在所述衬底上，并且包括位于所述衬底上方的栅电极以及设置在所述栅电极的相对侧上的所述衬底中的源极/漏极区域对；

第一导电互连结构，直接电耦合至所述源极/漏极区域对中的独立的源极/漏极区域；

第二导电互连结构，位于所述第一导电互连结构上面并且电耦合至所述第一导电互连结构，其中，所述第二导电互连结构包括位于第一导电通孔段上方的导线段；以及

铁电结构，包括位于下部铁电段上方的上部铁电段，其中，所述上部铁电段接触所述导线段的相对侧壁和底面，其中，所述下部铁电段接触所述第一导电通孔段的相对侧壁和底面。

10.一种用于形成集成芯片的方法，包括：

在衬底上方形成第一导电互连结构；

在所述第一导电互连结构上方沉积第一介电结构；

图案化所述第一介电结构以在所述第一导电互连结构上方的所述第一介电结构中形成开口，其中，所述开口包括位于通孔开口部分上面的线开口部分；

在所述第一介电结构上方沉积内衬所述线开口部分和所述通孔开口部分的铁电层堆叠件；

在所述铁电层堆叠件上方沉积填充所述开口的导电体结构；以及

对所述导电体结构和所述铁电层堆叠件实施平坦化工艺，从而限定第二导电互连结构和铁电结构。