KR20240111076A - 하드 마스크 및 이를 포함하는 반도체 장치 - Google Patents
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Abstract
웨이퍼 스트레스 및 식각 선택비를 개선할 수 있는 하드 마스크를 제공한다. 하드 마스크는 제1 레이어, 제1 레이어 상에 배치되는 제2 레이어를 포함하고, 제1 레이어 및 제2 레이어는 비정질 탄소층을 포함하고, 제1 레이어는 제1 흡광 계수(Extinction Coefficient)를 갖고, 제2 레이어는 제1 흡광 계수와 다른 제2 흡광 계수를 갖고, 제1 흡광 계수 및 제2 흡광 계수 각각은 0.4 내지 0.7 이다.
Description
본 발명은 하드 마스크 및 이를 포함하는 반도체 장치에 관한 것이다.
반도체 제조 기술의 발전에 따라 반도체 소자의 집적도가 높아지고, 이에 따라 반도체 소자의 사이즈는 더욱 작아지고 있다. 반도체 소자가 소형화되면서 노광에 사용되는 광의 파장도 짧아진다. 이에 따라 포토 레지스트막의 두께도 얇아지면서 수직형 프로파일(profile)을 정확히 구현하기 어렵게 된다. 이러한 점으로 인해, 현재 비정질 탄소막(Amorphous Carbon Layer, ACL)이 하드 마스크로 사용되고 있다.
그러나 반도체 소자의 소형화에 따라 하드 마스크에 높은 막질 특성이 요구된다. 하드 마스크의 막질 특성을 개선하기 위해 공정 온도를 증가시키는 경우, 웨이퍼(wafer)에 가해지는 스트레스가 증가할 수 있다. 웨이퍼의 스트레스 증가로 웨이퍼 척킹(chucking) 불량, 아킹(arcing) 불량 및 챔버(chamber) 내의 오염 등의 결함이 발생할 수 있다. 따라서, 막질 특성의 개선되고, 웨이퍼 스트레스가 감소된 하드 마스크가 요구된다.
본 발명이 해결하려는 과제는, 웨이퍼 스트레스 및 식각 선택비를 개선할 수 있는 하드 마스크를 제공하는 것이다.
본 발명이 해결하려는 다른 과제는, 웨이퍼 스트레스 및 식각 선택비를 개선할 수 있는 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 하드 마스크의 일 태양(aspect)은 제1 레이어, 제1 레이어 상에 배치되는 제2 레이어를 포함하고, 제1 레이어 및 제2 레이어는 비정질 탄소층을 포함하고, 제1 레이어는 제1 흡광 계수(Extinction Coefficient)를 갖고, 제2 레이어는 제1 흡광 계수와 다른 제2 흡광 계수를 갖고, 제1 흡광 계수 및 제2 흡광 계수 각각은 0.4 내지 0.7 이다.
상기 과제를 해결하기 위한 본 발명의 하드 마스크의 다른 태양은 기판 상에 배치되고, 기판을 패터닝하는 공정에 사용되는 하드 마스크로서, 하드 마스크는 비정질 탄소층을 포함하고, 하드 마스크의 흡광 계수는 0.4 내지 0.7이고, 하드 마스크는 제1 흡광 계수를 갖는 제1 레이어와, 제1 레이어 상에 배치되고, 제1 흡광 계수와 다른 제2 흡광 계수를 갖는 제2 레이어를 포함한다.
상기 다른 과제를 해결하기 위한 본 발명의 반도체 장치의 일 태양은 타겟층 및 타겟층 상에 배치되고, 타겟층을 패터닝하는 공정에 사용되는 하드 마스크를 포함하고, 하드 마스크는 비정질 탄소층을 포함하고, 하드 마스크의 흡광 계수는 0.4 내지 0.7이고, 하드 마스크는 제1 흡광 계수를 갖는 제1 레이어와, 제1 레이어 상에 배치되고, 제1 흡광 계수와 다른 제2 흡광 계수를 갖는 제2 레이어를 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다.
도 2는 몇몇 실시예들에 따른 하드 마스크를 설명하기 위한 도면이다.
도 3은 몇몇 실시예들에 따른 하드 마스크를 설명하기 위한 도면이다.
도 4는 몇몇 실시예들에 따른 하드 마스크를 설명하기 위한 도면이다.
도 5는 몇몇 실시예들에 따른 하드 마스크를 설명하기 위한 도면이다.
도 6은 몇몇 실시예들에 따른 하드 마스크를 설명하기 위한 도면이다.
도 7은 몇몇 실시예에 따른 하드 마스크를 설명하기 위한 실험 결과를 나타낸 그래프이다.
도 8은 몇몇 실시예에 따른 하드 마스크를 설명하기 위한 실험 결과를 나타낸 그래프이다.
도 9는 몇몇 실시예에 따른 하드 마스크 제조 방법을 설명하기 위한 흐름도이다.
도 10 내지 도 13은 몇몇 실시예들에 따른 하드 마스크를 이용한 반도체 장치 제조 방법을 설명하기 위한 도면들이다.
도 14 및 도 15는 몇몇 실시예들에 따른 하드 마스크를 이용한 반도체 장치 제조 방법을 설명하기 위한 도면들이다.
도 16은 몇몇 실시예들에 따른 반도체 장치를 구비한 메모리 카드를 도시한 블록도이다.
도 17은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 응용한 정보 처리 시스템을 도시한 블록도이다.
도 2는 몇몇 실시예들에 따른 하드 마스크를 설명하기 위한 도면이다.
도 3은 몇몇 실시예들에 따른 하드 마스크를 설명하기 위한 도면이다.
도 4는 몇몇 실시예들에 따른 하드 마스크를 설명하기 위한 도면이다.
도 5는 몇몇 실시예들에 따른 하드 마스크를 설명하기 위한 도면이다.
도 6은 몇몇 실시예들에 따른 하드 마스크를 설명하기 위한 도면이다.
도 7은 몇몇 실시예에 따른 하드 마스크를 설명하기 위한 실험 결과를 나타낸 그래프이다.
도 8은 몇몇 실시예에 따른 하드 마스크를 설명하기 위한 실험 결과를 나타낸 그래프이다.
도 9는 몇몇 실시예에 따른 하드 마스크 제조 방법을 설명하기 위한 흐름도이다.
도 10 내지 도 13은 몇몇 실시예들에 따른 하드 마스크를 이용한 반도체 장치 제조 방법을 설명하기 위한 도면들이다.
도 14 및 도 15는 몇몇 실시예들에 따른 하드 마스크를 이용한 반도체 장치 제조 방법을 설명하기 위한 도면들이다.
도 16은 몇몇 실시예들에 따른 반도체 장치를 구비한 메모리 카드를 도시한 블록도이다.
도 17은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 응용한 정보 처리 시스템을 도시한 블록도이다.
도 1은 몇몇 실시예들에 따른 반도체 장치를 설명하기 위한 도면이다. 도 2는 몇몇 실시예들에 따른 하드 마스크를 설명하기 위한 도면이다.
도 1을 참조하면, 몇몇 실시예에 따른 반도체 장치는 기판(10), 식각 타겟층(20), 하드 마스크(200), 실리콘 산질화층(300), 반사 방지층(310) 및 포토 레지스트(PR)을 포함할 수 있다.
기판(10)은 예를 들어, 실리콘 기판, 게르마늄 기판 혹은 실리콘-게르마늄 기판 등과 같은 반도체 기판을 포함할 수 있다. 또는, 기판(10)은 실리콘-온-인슐레이터(Silicon-On-Insulator: SOI) 기판 혹은 게르마늄-온-인슐레이터(Germanium-On-Insulator: GOI) 기판 등을 포함할 수도 있다. 몇몇 실시예에서, 기판(10)은 불순물을 포함할 수 있다. 예를 들어, 기판(10)은 n형 불순물(예컨대, 인(P), 비소(As) 등)을 포함할 수 있다.
식각 타겟층(20)은 기판(10) 상에 배치될 수 있다. 식각 타겟층(20)은 하드 마스크(200)를 이용한 패터닝 공정에서 식각될 수 있다. 식각 타겟층(20)은 예를 들어, 도전층, 유전층, 절연층, 또는 이들의 조합으로 이루어질 수 있다. 몇몇 실시예에서 식각 타겟층(20)은 금속, 합금, 금속 탄화물, 금속 질화물, 금속 산질화물, 금속 산탄화물, 반도체, 폴리실리콘, 산화물, 질화물, 산질화물, 또는 이들의 조합으로 이루어질 수 있으나, 이에 제한되지 않는다.
식각 타겟층(20)이 단일층으로 도시되었으나, 이에 제한되지 않는다. 식각 타겟층(20)은 예를 들어, 교대로 적층된 복수의 반도체층 및 복수의 절연층 일 수 있다. 식각 타겟층(20)은 예를 들어, 교대로 적층된 복수의 실리콘 질화층 및 복수의 실리콘 산화층 일 수 있다.
하드 마스크(200)는 식각 타겟층(20) 상에 배치될 수 있다. 하드 마스크(200)는 식각 타겟층(20)을 덮을 수 있다. 하드 마스크(200)는 예를 들어, 비정질 탄소층(amorphous carbon layer, ACL)을 포함할 수 있다. 하드 마스크(200)는 포토 레지스트(PR)층을 식각 마스크로 사용하여 패터닝 될 수 있다. 패터닝 된 하드 마스크(200)는 식각 타겟층(20)의 마스크 패턴으로 사용될 수 있다.
하드 마스크(200)는 단일 레이어인 것으로 도시되었으나, 복수의 레이어를 가질 수 있다. 상기 복수의 레이어의 구성에 대해서는 도 2 내지 도 6에서 상세히 설명한다. 하드 마스크(200)는 예를 들어, 플라즈마 화학 기상 층착(Plasma Enhanced Chemical Vapor Deposition, PECVD)공정에 의해 형성될 수 있다. 하드 마스크(200)는 C3H6 가스를 이용하여 증착될 수 있다. 하드 마스크(200)를 증착하는 공정 조건을 변화시켜 복수의 레이어를 포함하는 하드 마스크(200)를 형성할 수 있다. 예를 들어, 압력(pressure)를 변화시켜 서로 다른 박막 특성을 갖는 복수의 레이어를 형성할 수 있다.
실리콘 산질화층(300)은 하드 마스크(200) 상에 배치될 수 있다. 실리콘 산질화층(300)은 하드 마스크(200)을 덮을 수 있다. 실리콘 산질화층(300)은 실리콘 산질화물(SiON)을 포함할 수 있다. 실리콘 산질화층(300)은 예를 들어, 스핀 코팅에 의해 형성될 수 있다.
반사 방지층(310)은 실리콘 산질화층(300) 상에 배치될 수 있다. 반사 방지층(310)은 실리콘 산질화층(300)을 덮을 수 있다. 반사 방지층(310)은 후속의 노광 공정시 빛의 전반사 (total reflection)를 방지할 수 있다. 반사 방지층(310)을 구성하는 재료는 통상의 포토 리소그래피 공정에 사용되는 것이라면 어느 것이라도 사용될 수 있다.
반사 방지층(310)은 예를 들어, KrF 엑시머 레이저용, ArF 엑시머 레이저용, 또는 다른 임의의 광원용 유기 ARC (anti-reflective coating) 재료로 이루어질 수 있다. 반사 방지층(310)은 드라이 (dry) 리소그래피 공정에 사용되는 ARC 재료, 또는 함침 (immersion) 리소그래피 공정에 사용되는 ARC 재료로 이루어질 수 있다.
몇몇 실시예에서, 반사 방지층(310)은 무기 반사방지층 또는 유기 반사 방지층일 수 있다. 무기 반사 방지층은, 예를 들어, 티탄, 이산화티탄, 질화티탄, 산화크롬, 카본, 실리콘 질화물, 실리콘 산질화물, 비정질 실리콘, 또는 이들의 조합으로 이루어질 수 있다.
포토 레지스트(PR)는 반사 방지층(310) 상에 배치될 수 있다. 포토 레지스트(PR)은 반사 방지층(310)을 덮을 수 있다. 포토 레지스트(PR)은 노광 및 현상 공정을 거쳐 포토 레지스트 패턴을 형성할 수 있다. 상기 포토 레지스트 패턴은 식각 마스크로 사용될 수 있다.
포토 레지스트(PR)는, 예를 들어 폴리하이드록시스티렌 (Polyhydroxystyrene)과 같은 유기 고분자를 함유하는 유기 포토 레지스트를 포함할 수 있다. 상기 유기 포토 레지스트는 극자외선(EUV)에 반응하는 감광성 화합물(photosensitive compound)을 더 포함할 수 있다. 상기 유기 포토 레지스트는 EUV 흡수율이 높은 물질, 예를 들어, 유기 금속 물질(Organometallic material), 아이오딘 함유 물질(Iodine-containing material) 또는 불소 함유 물질(Fluorine-containing material)을 추가로 포함할 수 있다. 포토 레지스트(PR)은, 예를 들어 주석 산화물(tin oxide)과 같은 무기 물질을 함유하는 무기 포토 레지스트를 포함할 수 있다. 다만, 이에 제한되는 것은 아니다.
도 2를 참조하면, 몇몇 실시예에 따른 하드 마스크(200)는 제1 레이어(210) 및 제2 레이어(220)를 포함할 수 있다.
하드 마스크(200)는 비정질 탄소층을 포함할 수 있다. 하드 마스크(200)의 흡광 계수(Extinction Coefficient)는 0.4 내지 0.7일 수 있다. 본 명세서에서, 흡광 계수는 633nm(nanometer)의 파장(wavelength)을 갖는 레이저를 이용한 측정값 일 수 있다. 하드 마스크(200)의 두께(HT)는 1500(angstrom) 내지 80000 일 수 있다. 즉, 하드 마스크(200)의 두께(HT)는 150nm(nanometer) 내지 8000nm일 수 있다. 하드 마스크(200)의 두께는 반도체 장치의 제조 방법에 따라 다양할 수 있다.
제1 레이어(210)는 비정질 탄소층을 포함할 수 있다. 제1 레이어(210)는 제1 흡광 계수(K1)를 가질 수 있다. 제1 흡광 계수(K1)는 0.4 내지 0.7일 수 있다. 제1 레이어(210)는 제1 두께(T1)를 가질 수 있다.
제2 레이어(220)는 제1 레이어(210) 상에 배치될 수 있다. 제1 레이어(210)와 제2 레이어(220)의 경계는 구분되지 않을 수 있다. 제2 레이어(220)는 비정질 탄소층을 포함할 수 있다. 제2 레이어(220)는 제2 흡광 계수(K2)를 가질 수 있다. 제2 흡광 계수(K2)는 0.4 내지 0.7일 수 있다. 제2 레이어(220)는 제2 두께(T2)를 가질 수 있다.
제1 레이어(210)와 제2 레이어(220)는 연속적으로 형성될 수 있다. 예를 들어, 화학 기상 증착(CVD) 공정에서 제1 압력으로 제1 레이어(210)를 형성한 후, 상기 제1 압력과 다른 제2 압력으로 제2 레이어(220)를 형성할 수 있다.
몇몇 실시예에서, 제2 흡광 계수(K2)는 제1 흡광 계수(K1)와 다르다. 즉, 하드 마스크(200)는 서로 다른 흡광 계수를 갖는 제1 레이어(210)와 제2 레이어(220)를 포함할 수 있다. 하드 마스크(200)는 단일 레이어로 형성된 하드 마스크에 비해 웨이퍼 스트레스(wafer stress)가 감소 및/또는 식각 선택비(etch selectivity)가 향상될 수 있다. 여기서 웨이퍼 스트레스(wafer stress)는 상기 하드 마스크(200)를 이용한 공정에서 웨이퍼(wafer)에 가해지는 압축 응력(compressive stress)이다.
몇몇 실시예에서, 제1 흡광 계수(K1)는 제2 흡광 계수(K2) 보다 작을 수 있다. 예를 들어, 제1 흡광 계수(K1)는 0.4이고, 제2 흡광 계수(K2)는 0.6 일 수 있다. 이 경우, 흡광 계수가 0.5인 단일 레이어로 형성된 하드 마스크에 비해 식각 선택비(etch selectivity)가 향상될 수 있다. 상술한 제1 흡광 계수(K1) 및 제2 흡광 계수(K2) 값은 예시적인 것으로 이해해야 할 것이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 두께(T1)와 제2 두께(T2)의 합은 하드 마스크(200)의 두께(HT)일 수 있다. 몇몇 실시예에서, 하드 마스크(200)의 두께(HT)에서 제1 두께(T1)가 차지하는 비율은 10% 내지 90%일 수 있다. 마찬가지로, 하드 마스크(200)의 두께(HT)에서 제2 두께(T2)가 차지하는 비율은 10% 내지 90%일 수 있다. 다르게 표현하면, 하드 마스크(200)의 제조 방법에 따라, 제1 두께(T1) 및 제2 두께(T2)는 다양할 수 있고, 제1 두께(T1) 및 제2 두께(T2)의 최소값은 하드 마스크(200)의 두께(HT)의 10%일 수 있다.
도 3은 몇몇 실시예들에 따른 하드 마스크를 설명하기 위한 도면이다. 설명의 편의상 도 2에서 설명한 점과 중복되는 부분은 간략히 설명하거나 생략한다.
도 3을 참조하면, 몇몇 실시예에 따른 하드 마스크(200a)는 제1 레이어(210), 제2 레이어(220) 및 제3 레이어(230)를 포함할 수 있다.
제3 레이어(230)는 제2 레이어(220) 상에 배치될 수 있다. 제2 레이어(220)는 제1 레이어(210)와 제3 레이어(230) 사이에 배치될 수 있다. 제2 레이어(220)와 제3 레이어(230)의 경계는 구분되지 않을 수 있다. 제3 레이어(230)는 비정질 탄소층을 포함할 수 있다. 제3 레이어(230)는 제3 흡광 계수(K3)를 가질 수 있다. 제3 흡광 계수(K3)는 0.4 내지 0.7일 수 있다. 제3 레이어(230)는 제3 두께(T3)를 가질 수 있다.
몇몇 실시예에서, 제1 흡광 계수(K1)와 제3 흡광 계수(K3)는 동일할 수 있다. 제2 흡광 계수(K2)는 제1 흡광 계수(K1)와 제3 흡광 계수(K3)보다 작을 수 있다. 예를 들어, 제1 흡광 계수(K1) 및 제3 흡광 계수(K3)는 0.6 이고, 제2 흡광 계수(K2)는 0.4 일 수 있다. 이 경우, 흡광 계수가 0.5인 단일 레이어로 형성된 하드 마스크에 비해 웨이퍼 스트레스(wafer stress)가 감소될 수 있다. 상술한 제1 내지 제3 흡광 계수(K1, K2, K3) 값은 예시적인 것으로 이해해야 할 것이고, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
몇몇 실시예에서, 제1 흡광 계수(K1)는 제3 흡광 계수(K3)와 다를 수 있다. 예를 들어, 제3 흡광 계수(K3)는 제2 흡광 계수(K2) 보다 크고, 제2 흡광 계수(K2)는 제1 흡광 계수(K1) 보다 클 수 있다. 이 경우, 하드 마스크(200a)는 단일 레이어로 형성된 하드 마스크에 비해 웨이퍼 스트레스(wafer stress)가 감소되고, 식각 선택비(etch selectivity)가 향상될 수 있다.
제1 두께(T1), 제2 두께(T2) 및 제3 두께(T3)의 합은 하드 마스크(200a)의 두께(HT)일 수 있다. 하드 마스크(200a)의 제조 방법에 따라, 제1 두께(T1), 제2 두께(T2) 및 제3 두께(T3)는 다양할 수 있다. 제1 두께(T1), 제2 두께(T2) 및 제3 두께(T3) 각각의 최소값은 하드 마스크(200a)의 두께(HT)의 10%일 수 있다.
도 4는 몇몇 실시예들에 따른 하드 마스크를 설명하기 위한 도면이다. 설명의 편의상 도 2 및 도 3에서 설명한 점과 중복되는 부분은 간략히 설명하거나 생략한다.
도 4를 참조하면, 몇몇 실시예에 따른 하드 마스크(200b)는 제1 레이어(210), 제2 레이어(220) 및 제3 레이어(230)를 포함할 수 있다.
제2 레이어(220)는 제1 서브 레이어(221) 및 제2 서브 레이어(222)를 포함할 수 있다. 제1 서브 레이어(221)는 제1 레이어(210) 상에 배치될 수 있다. 제2 서브 레이어(222)는 제1 서브 레이어(221) 상에 배치될 수 있다.
제1 서브 레이어(221)는 제4 흡광 계수(K4)를 가질 수 있다. 제2 서브 레이어(222)는 제5 흡광 계수(K5)를 가질 수 있다. 제4 흡광 계수(K4)는 제5 흡광 계수(K5)와 다르다. 제4 흡광 계수(K4) 및 제5 흡광 계수(K5)는 0.4 내지 0.7일 수 있다.
몇몇 실시예에서, 제3 흡광 계수(K3)는 제5 흡광 계수(K5)보다 클 수 있다. 제5 흡광 계수(K5)는 제4 흡광 계수(K4)보다 클 수 있다. 제4 흡광 계수(K4)는 제1 흡광 계수(K1)보다 클 수 있다. 즉, 제3 레이어(230)에서 제1 레이어(210)으로 갈수록 각 레이어의 흡광 계수의 값은 감소할 수 있다. 이 경우, 하드 마스크(200b)는 단일 레이어로 형성된 하드 마스크에 비해 웨이퍼 스트레스(wafer stress)가 감소되고, 식각 선택비(etch selectivity)가 향상될 수 있다.
하드 마스크(200b)의 제조 방법에 따라, 제1 두께(T1), 제3 두께(T3), 제1 서브 레이어(221)의 두께 및 제2 서브 레이어(222)의 두께는 다양할 수 있다. 제1 두께(T1), 제3 두께(T3), 제1 서브 레이어(221)의 두께 및 제2 서브 레이어의 두께 각각의 최소값은 하드 마스크(200b)의 두께(HT)의 10%일 수 있다
도 5는 몇몇 실시예들에 따른 하드 마스크를 설명하기 위한 도면이다. 설명의 편의상 도 2 내지 도 4에서 설명한 점과 중복되는 부분은 간략히 설명하거나 생략한다.
도 5를 참조하면, 몇몇 실시예에 따른 하드 마스크(200c)는 제1 레이어(210), 제2 레이어(220) 및 제3 레이어(230)를 포함할 수 있다.
제2 레이어(220)는 제1 서브 레이어(221), 제2 서브 레이어(222) 및 제3 서브 레이어(233)를 포함할 수 있다. 제3 서브 레이어(233)는 제2 서브 레이어(222) 상에 배치될 수 있다. 제2 서브 레이어(222)는 제1 서브 레이어(221)와 제3 서브 레이어(223) 사이에 배치될 수 있다.
제3 서브 레이어(223)는 제6 흡광 계수(K6)를 가질 수 있다. 제6 흡광 계수(K6)는 제5 흡광 계수(K5)와 다르다. 제6 흡광 계수(K6)는 0.4 내지 0.7일 수 있다.
몇몇 실시예에서, 제6 흡광 계수(K6)는 제3 흡광 계수(K3)보다 작을 수 있다. 제5 흡광 계수(K5)는 제6 흡광 계수(K6)보다 작을 수 있다. 제4 흡광 계수(K4)는 제5 흡광 계수(K5)보다 작을 수 있다. 제1 흡광 계수(K1)는 제4 흡광 계수보다 작을 수 있다. 즉, 제3 레이어(230)에서 제1 레이어(210)으로 갈수록 각 레이어의 흡광 계수의 값은 감소할 수 있다. 이 경우, 하드 마스크(200c)는 단일 레이어로 형성된 하드 마스크에 비해 웨이퍼 스트레스(wafer stress)가 감소되고, 식각 선택비(etch selectivity)가 향상될 수 있다.
몇몇 실시예에서, 제6 흡광 계수(K6)는 제4 흡광 계수(K4)와 동일할 수 있다. 제5 흡광 계수(K5)는 제6 흡광 계수(K6)보다 작을 수 있다. 제6 흡광 계수(K6)는 제3 흡광 계수(K3)보다 작을 수 있다. 제1 흡광 계수(K1)는 제4 흡광 계수(K4)보다 작을 수 있다. 즉, 하드 마스크(200c)의 각 레이어 중에서 제2 서브 레이어(222)의 제5 흡광 계수(K5)가 가장 작을 수 있다.
하드 마스크(200c)의 제조 방법에 따라, 제1 두께(T1), 제3 두께(T3), 제1 내지 제3 서브 레이어(221, 222, 223)의 두께는 다양할 수 있다. 제1 두께(T1), 제3 두께(T3), 제1 내지 제3 서브 레이어(221, 222, 223)의 두께 각각의 최소값은 하드 마스크(200c)의 두께(HT)의 10%일 수 있다.
도 6은 몇몇 실시예들에 따른 하드 마스크를 설명하기 위한 도면이다. 설명의 편의상 도 2 내지 도 4에서 설명한 점과 중복되는 부분은 간략히 설명하거나 생략한다.
도 6을 참조하면, 하드 마스크(200d)는 제1 레이어(210), 제2 레이어(220) 및 제3 레이어(230)를 포함할 수 있다.
제2 레이어(220)는 제1 내지 제7 서브 레이어(221-227)들을 포함할 수 있다. 다만, 이에 제한되는 것은 아니다. 예를 들어, 제2 레이어(220)의 서브 레이어의 수는 다양할 수 있다.
제1 내지 제7 서브 레이어(221-227) 각각의 흡광 계수는 0.4 내지 0.7일 수 있다. 제1 내지 제7 서브 레이어(221-227)는 인접한 서브 레이어 및 레이어와 다른 흡광 계수 값을 가진다. 예를 들어, 제1 서브 레이어(221)의 흡광 계수는 제2 서브 레이어(222)의 흡광 계수와 다르고, 제1 레이어(210)의 흡광 계수와 다르다. 제7 서브 레이어(227)의 흡광 계수는 제6 서브 레이어(226)의 흡광 계수와 다르고, 제3 레이어(230)의 흡광 계수와 다르다.
도 7은 몇몇 실시예에 따른 하드 마스크를 설명하기 위한 실험 결과를 나타낸 그래프이다. 도 8은 몇몇 실시예에 따른 하드 마스크를 설명하기 위한 실험 결과를 나타낸 그래프이다.
도 7을 참조하면, 그래프는 두 개의 하드 마스크를 사용하여 공정을 진행한 경우에 웨이퍼 스트레스(wafer stress)를 측정한 실험 결과이다. 실험은 하드 마스크의 두께와, 식각율(etch rate)이 동일한 조건으로 진행되었다. 여기서 웨이퍼 스트레스는 웨이퍼에 가해지는 압축 응력(compressive stress)이다.
싱글 레이어(Single-Layer) 하드 마스크를 사용할 때 웨이퍼 스트레스 값은 멀티 레이어(Multi-Layer) 하드 마스크를 사용할 때 웨이퍼 스트레스 값보다 크다. 싱글 레이어(Single-Layer) 하드 마스크는, 예를 들어, 흡광 계수가 0.54 일 수 있다. 멀티 레이어(Multi-Layer) 하드 마스크는, 예를 들어, 도 3의 하드 마스크(200a)이고, 제1 흡광 계수(K1) 및 제3 흡광 계수(K3)는 0.54 이고, 제2 흡광 계수(K2)는 0.51 일 수 있다. 즉, 싱글 레이어(Single-Layer) 하드 마스크를 사용할 때 보다, 멀티 레이어(Multi-Layer) 하드 마스크를 사용할 때 웨이퍼 스트레스가 감소하여 웨이퍼의 척킹(chucking) 불량 및 아킹(acring) 불량을 감소시킬 수 있다.
도 8을 참조하면, 그래프는 두 개의 하드 마스크를 사용하여 공정을 진행한 경우에 식각량(etch amount)을 측정한 실험 결과이다. 여기서 식각량(etch amount)는 동일 시간대비 식각된 깊이 일 수 있다.
싱글 레이어(Single-Layer) 하드 마스크를 사용할 때 식각량은 멀티 레이어(Multi-Layer) 하드 마스크를 사용할 때 식각량 보다 크다. 싱글 레이어(Single-Layer) 하드 마스크는, 예를 들어, 흡광 계수가 0.51 일 수 있다. 하드 마스크는, 예를 들어, 도 2의 하드 마스크(200)이고, 제1 흡광 계수(K1)는 0.51 이고, 제2 흡광 계수(K2)는 0.54 일 수 있다. 즉, 싱글 레이어(Single-Layer) 하드 마스크를 사용할 때 보다, 멀티 레이어(Multi-Layer) 하드 마스크를 사용할 때 식각량이 감소하므로, 식각에 대한 막질 특성이 향상될 수 있다.
도 9는 몇몇 실시예에 따른 하드 마스크 제조 방법을 설명하기 위한 흐름도이다. 참고적으로, 도 9는 도 2의 하드 마스크(200)의 제조 방법에 대한 설명일 수 있다.
도 1, 2 및 도 9를 참조하면, 기판을 화학 기상 증착(CVD) 챔버에 로딩한다(S1). 여기서 기판은 도 1의 기판(10)일 수 있다. 기판 상에 식각 타겟층(20)이 형성된 채로 제공될 수 있다. 화학 기상 증착(CVD)은 예를 들어, 플라즈마 화학 기상 층착(PECVD)일 수 있으나, 이에 제한되는 것은 아니다.
이어서, 상기 CVD 챔버에 소스 가스를 공급하고 제1 압력(P1)에서 제1 레이어(210)를 증착한다.(S2) 소스 가스는 탄소(C)와 수소(H)를 포함하는 가스일 수 있다. 소스 가스는 예를 들어, C3H6 가스 일 수 있으나, 이에 제한되는 것은 아니다. 제1 레이어(210)의 제1 두께(T1)는 제1 레이어(210)의 증착 시간에 비례할 수 있다.
이어서, 상기 CVD 챔버에 소스 가스를 공급하고 제2 압력(P2)에서 제2 레이어(220)를 증착한다.(S3) 제2 레이어(220)를 증착하여, 하드 마스크(200)을 형성할 수 있다. 제2 압력(P2)은 제1 압력(P1)과 다르다. 소스 가스는 탄소(C)와 수소(H)를 포함하는 가스일 수 있다. 제2 레이어(220)의 증착에 사용되는 소스 가스는 제1 레이어(210)의 증착에 사용되는 것과 동일하다. 제2 레이어(220)의 제2 두께(T2)는 제2 레이어(220)의 증착 시간에 비례할 수 있다.
제1 레이어(210)와 제2 레이어(220)를 증착하는 공정은 연속적으로 진행될 수 있다. 제1 레이어(210)와 제2 레이어(220)를 증착하는 공정 온도는 동일할 수 있다. 다만, 이에 제한되는 것은 아니다. 예를 들어, 제1 레이어(210)와 제2 레이어(220)는 서로 다른 온도에서 증착될 수 있다.
일 실시예에서, 제1 압력(P1)은 제2 압력(P2)보다 크다. 이 경우, 제1 레이어(210)의 제1 흡광 계수(K1)는 제2 레이어(220)의 제2 흡광 계수(K2) 보다 작다.
다른 실시예에서, 제1 압력(P1)은 제2 압력(P2)보다 작다. 이 경우, 제1 레이어(210)의 제1 흡광 계수(K1)는 제2 레이어(220)의 제2 흡광 계수(K2) 보다 크다.
도 3 내지 도 6의 하드 마스크(200a, 200b, 200c, 200d)에 대한 설명은 도 9에 대한 설명과 유사할 수 있다. 예를 들어, 제3 레이어(230)을 포함하는 하드 마스크(도 3의 200a)의 경우, 제3 레이어(230)는 제2 압력(P2)과 다른 압력 조건에서 증착된다. 마찬가지로, 제1 서브 레이어(221) 및 제2 서브 레이어(222)는 서로 다른 압력 조건에서 증착된다.
도 10 내지 도 13은 몇몇 실시예들에 따른 하드 마스크를 이용한 반도체 장치 제조 방법을 설명하기 위한 도면들이다.
이하에서, 설명하는 하드 마스크(200)에는 도 2 내지 도 6에서 설명한 하드 마스크가 사용될 수 있다.
도 1 및 도 10를 참조하면, 노광 및 현상 공정을 이용하여, 포토 레지스트(PR)는 포토 레지스트 패턴(PR1)으로 형성될 수 있다. 포토 레지스트 패턴(PR1)은 반사 방지층(310) 상에 형성될 수 있다. 포토 레지스트 패턴(PR1)은 반사 방지층(310)의 일부를 노출시킬 수 있다.
포토 레지스트 패턴(PR1)을 형성하기 위하여, 상기 포토 레지스트(PR) 일부를 노광하여, 비노광 영역과, 노광 영역을 포함하는 노광된 포토 레지스트(PR)를 형성한다. 상기 노광된 포토 레지스트(PR)에 대하여 PEB(post exposure baking) 공정을 수행하여 포토 레지스트 패턴(PR1)이 형성될 수 있다.
도 11을 참조하면, 포토 레지스트 패턴(PR1)을 식각 마스크로 하여 반사 방지층(310) 및 실리콘 산질화층(300)을 패터닝 할 수 있다.
구체적으로, 포토 레지스트 패턴(PR1)을 식각 마스크로 이용하여 반사 방지층(310)을 패터닝 할 수 있다. 예를 들어, 애슁 공정을 수행함으로써 노출된 부분의 반사 방지층(310)을 제거하는 패터닝 공정이 수행될 수 있다.
이어서, 패터닝 된 반사 방지층(310)을 식각 마스크로 하여 실리콘 산질화층(300)을 패터닝 할 수 있다. 실리콘 산질화층(300)을 패터닝하기 위하여, 예를 들어, CxFy 가스 또는 CHxFy 가스를 사용할 수 있다.
도 12를 참조하면, 반사 방지층(310)을 제거하고 실리콘 산질화층(300)을 식각 마스크로 하여 하드 마스크(200)를 패터닝할 수 있다. 여기서 하드 마스크(200)는 도 2 내지 도 6에서 설명한 하드 마스크(200, 200a, 200b, 200c, 200d)일 수 있다.
도 13을 참조하면, 패터닝된 하드 마스크(200)를 식각 마스크로 하여 식각 타겟층(20)을 식각할 수 있다. 예를 들어, 식각 타겟층(20)이 실리콘계 물질인 경우 식각 가스로서 CxFy 가스 또는 CHxFy 가스를 사용하여 식각을 수행할 수 있다. 식각 타겟층(20)의 노출된 부분이 식각되어 홀(30)이 형성될 수 있다. 홀(30)은 예를 들어, 고 종횡비의 콘택홀(high aspect ratio contact, HARC) 일 수 있다. 홀(30)이 형성되는 동안, 하드 마스크(200)의 두께는 감소될 수 있다.
몇몇 실시예에서, 홀(30)은 기판(10)에 형성된 스위칭 소자와 연결되는 커패시터를 형성하기 위한 컨택 홀일 수 있다.
도 14 및 도 15는 몇몇 실시예들에 따른 하드 마스크를 이용한 반도체 장치 제조 방법을 설명하기 위한 도면들이다.
도 14를 참고하면, 페리 구조체(PERI) 상에 셀 기판(10a)이 형성된다. 셀 기판(10a) 상에 희생 반도체 층(302) 및 제2 소오스 층(104)이 형성된다. 제2 소오스 층(104) 상에 몰드 구조체(MS1)이 형성된다. 몰드 구조체(MS1)는 복수의 몰드 절연층(110)과 복수의 반도체 층(120)이 교대로 적층되어 형성될 수 있다.
셀 기판(10a)은 예를 들어, 실리콘 기판, 게르마늄 기판 혹은 실리콘-게르마늄 기판 등과 같은 반도체 기판을 포함할 수 있다. 또는, 셀 기판(10a)은 실리콘-온-인슐레이터(SOI) 기판 혹은 게르마늄-온-인슐레이터GOI) 기판 등을 포함할 수도 있다. 몇몇 실시예에서, 셀 기판(10a)은 불순물을 포함할 수 있다. 예를 들어, 셀 기판(10a)은 n형 불순물(예컨대, 인(P), 비소(As) 등)을 포함할 수 있다.
페리 구조체(PERI)는 페리 로직 구조체를 포함할 수 있다. 상기 페리 로직 구조체는 반도체 메모리 장치의 동작을 제어하는 주변 회로를 구성할 수 있다. 상기 주변 로직 구조체는 트랜지스터 등의 다양한 능동 소자(active element) 및, 커패시터(capacitor), 레지스터(resistor), 인덕터(inductor) 등의 다양한 수동 소자(passive element)를 포함할 수도 있다.
도시 되지는 않았지만, 셀 기판(10a) 상에 식각 정지막이 형성될 수 있다. 상기 식각 정지막은 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등의 절연 물질을 사용하여 형성할 수 있다. 다만 이에 제한되는 것은 아니다.
몇몇 실시예에서, 희생 반도체 층(302) 및 복수의 반도체 층(120)은 불순물이 도핑된 폴리 실리콘 등과 같은 도전 물질을 사용하여 형성될 수 있다. 희생 반도체 층(302) 및 복수의 반도체 층(120)의 두께 및/또는 간격은 서로 다르게 형성될 수 있다.
이어서, 몰드 구조체(MS1) 상에 하드 마스크(200e)가 형성된다. 하드 마스크(200e)에 대한 형성 방법은 도 10에서 설명한 것과 동일할 수 있다.
도 15를 참조하면, 하드 마스크(200e)를 식각 마스크로 하여 상기 셀 기판(10a), 희생 반도체 층(302), 제2 소오스 층(104) 및 몰드 구조체(MS1)에 이방석 식각을 수행하여 채널 홀(CH)을 형성할 수 있다. 채널 홀(CH)은 수직형 반도체 메모리 장치(NAND)를 형성하기 위한 채널 홀 일 수 있다.
본 발명의 하드 마스크(200)를 사용하여 제조한 반도체 장치는 도 10 내지 도 15에서 서술한 반도체 장치에 제한되지 않는다. 하드 마스크(200)는 DRAM(Dynamic Random Access Memory)의 제조 공정, 예를 들어, DRAM의 비트 라인 구조체나 커패시터를 형성하는 공정에도 사용될 수 있다. 또한, 하드 마스크(200)는 GAAFET(Gate All Around FET), Fin-FET의 패턴을 형성하는 공정에 사용될 수 있다. 이렇듯, 본 발명의 하드 마스크(200)는 해당 분야의 통상의 기술자가 용이하게 생각할 수 있는 모든 반도체 장치에 사용될 수 있음은 자명하다.
도 16은 몇몇 실시예들에 따른 반도체 장치를 구비한 메모리 카드를 도시한 블록도이다.
도 16 참조하면, 본 발명의 몇몇 실시예들에 따른 반도체 장치들은 메모리 카드(1200)에 응용될 수 있다.
메모리 카드(1200)는 호스트(1230)와 메모리(1210) 간의 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함할 수 있다. 에스램(1221)은 중앙처리장치(1222)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트(1230)의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(1224)는 메모리(1210)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(1225)는 메모리(1210)와 인터페이싱할 수 있다. 중앙처리장치(1222)는 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행할 수 있다.
예를 들어, 메모리(1210) 및 중앙처리장치(1222) 중 적어도 하나는, 본 발명의 몇몇 실시예들에 따른 반도체 장치들 중 적어도 하나를 포함할 수 있다.
도 17은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 응용한 정보 처리 시스템을 도시한 블록도이다.
도 17을 참조하면, 본 발명의 실시예들에 따른 반도체 장치들은 정보 처리 시스템(1300)에 응용될 수 있다.
정보 처리 시스템(1300)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 정보 처리 시스템(1300)은, 시스템 버스(1360)에 전기적으로 연결된 메모리 시스템(1310), 모뎀(1320), 중앙처리장치(1330), 램(1340), 그리고 유저인터페이스(1350) 등을 포함할 수 있다. 메모리 시스템(1310)은 메모리(1311)와 메모리 컨트롤러(1312)를 포함하며, 도 20의 메모리 카드(1200)와 실질적으로 동일하게 구성될 수 있다. 또한, 중앙처리장치(1330) 및 램(1340) 중 적어도 어느 하나는 본 발명의 몇몇 실시예들에 따른 반도체 장치들 중 적어도 하나를 포함할 수 있다.
이러한 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 정보 처리 시스템(1300)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다. 일례로, 메모리 시스템(1310)은 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 메모리 시스템(1310)에 안정적으로 그리고 신뢰성있게 저장할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10: 기판
20: 식각 타겟층
200: 하드 마스크 210: 제1 레이어
220: 제2 레이어 230: 제3 레이어
300: 실리콘 산질화층 310: 반사 방지층
PR: 포로 레지스트
200: 하드 마스크 210: 제1 레이어
220: 제2 레이어 230: 제3 레이어
300: 실리콘 산질화층 310: 반사 방지층
PR: 포로 레지스트
Claims (10)
- 제1 레이어;
상기 제1 레이어 상에 배치되는 제2 레이어를 포함하고,
상기 제1 레이어 및 상기 제2 레이어는 비정질 탄소층을 포함하고,
상기 제1 레이어는 제1 흡광 계수(Extinction Coefficient)를 갖고,
상기 제2 레이어는 상기 제1 흡광 계수와 다른 제2 흡광 계수를 갖고,
상기 제1 흡광 계수 및 상기 제2 흡광 계수 각각은 0.4 내지 0.7 인, 하드 마스크. - 제1 항에 있어서,
상기 제1 흡광 계수는 상기 제2 흡광 계수보다 작은, 하드 마스크. - 제1 항에 있어서,
상기 제2 레이어 상에 배치되는 제3 레이어를 더 포함하고,
상기 제2 레이어는 상기 제1 레이어와 상기 제3 레이어 사이에 배치되고,
상기 제3 레이어는 제3 흡광 계수를 갖고,
상기 제3 흡광 계수는 상기 제2 흡광 계수와 다른, 하드 마스크. - 제3 항에 있어서,
상기 제1 흡광 계수와 상기 제3 흡광 계수는 같은, 하드 마스크. - 제1 항에 있어서,
상기 제2 레이어 상에 배치되는 제3 레이어를 더 포함하고,
상기 제2 레이어는 상기 제1 레이어와 상기 제3 레이어 사이에 배치되고,
상기 제3 레이어는 제3 흡광 계수를 갖고,
상기 제1 흡광 계수는 상기 제2 흡광 계수보다 작고,
상기 제2 흡광 계수는 상기 제3 흡광 계수보다 작은, 하드 마스크. - 제5 항에 있어서,
상기 제2 레이어는 제4 흡광 계수를 갖는 제1 서브 레이어와, 제5 흡광 계수를 갖는 제2 서브 레이어를 포함하고,
상기 제4 흡광 계수는 상기 제5 흡광 계수와 다른, 하드 마스크. - 제5 항에 있어서,
상기 제2 레이어는 제4 흡광 계수를 갖는 제1 서브 레이어와, 제5 흡광 계수를 갖는 제2 서브 레이어와, 제6 흡광 계수를 갖는 제3 서브 레이어를 포함하고,
상기 제6 흡광 계수는 상기 제3 흡광 계수보다 작고,
상기 제5 흡광 계수는 상기 제6 흡광 계수보다 작고,
상기 제4 흡광 계수는 상기 제5 흡광 계수보다 작고,
상기 제1 흡광 계수는 상기 제4 흡광 계수보다 작은, 하드 마스크. - 기판 상에 배치되고, 상기 기판을 패터닝하는 공정에 사용되는 하드 마스크로서,
상기 하드 마스크는 비정질 탄소층을 포함하고,
상기 하드 마스크의 흡광 계수는 0.4 내지 0.7이고,
상기 하드 마스크는 제1 흡광 계수를 갖는 제1 레이어와,
상기 제1 레이어 상에 배치되고, 상기 제1 흡광 계수와 다른 제2 흡광 계수를 갖는 제2 레이어를 포함하는, 하드 마스크. - 제8 항에 있어서,
상기 하드 마스크의 두께는 150nm 내지 8000nm 인, 하드 마스크. - 타겟층; 및
상기 타겟층 상에 배치되고, 상기 타겟층을 패터닝하는 공정에 사용되는 하드 마스크를 포함하고,
상기 하드 마스크는 비정질 탄소층을 포함하고,
상기 하드 마스크의 흡광 계수는 0.4 내지 0.7 이고,
상기 하드 마스크는 제1 흡광 계수를 갖는 제1 레이어와,
상기 제1 레이어 상에 배치되고, 상기 제1 흡광 계수와 다른 제2 흡광 계수를 갖는 제2 레이어를 포함하는, 반도체 장치.
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20240111076A true KR20240111076A (ko) | 2024-07-16 |
Family
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