KR20240106740A - 파워모듈용 세라믹 기판 및 이를 포함하는 파워모듈 - Google Patents
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Abstract
파워모듈용 세라믹 기판이 제공된다. 본 발명의 일 실시예에 따른 파워모듈용 세라믹 기판은 세라믹 기재, 금속층을 포함하여 상기 세라믹 기재 상에 형성된 적어도 하나 이상의 전극 패턴, 및 상기 전극 패턴 상에 배치된 스페이서를 포함하고, 상기 금속층은 상기 스페이서를 수용하는 수용부가 형성되며, 상기 스페이서의 적어도 일단부가 상기 수용부에 수용되어 구현된다. 이에 의하면, 스페이서 접합 시 또는 기타 발열에 의한 열 팽창에 따른 열 충격을 억제할 수 있고, 층간 접합력이 우수하며, 세라믹 기판 간의 거리가 유지되어 반도체 칩이 전극 패턴으로부터 분리되지 않으며, 반도체 칩의 열을 세라믹 기판으로 효과적으로 전달할 수 있어 파워모듈의 방열 성능을 향상시킬 수 있는 효과를 발현할 수 있다.
Description
본 발명은 파워모듈용 세라믹 기판에 관한 것으로, 더욱 상세하게는 스페이서 접합 시 또는 기타 발열에 의한 열 팽창에 따른 열 충격을 억제할 수 있고, 층간 접합력이 우수하며, 세라믹 기판 간의 거리가 유지되어 반도체 칩이 전극 패턴으로부터 분리되지 않으며, 반도체 칩의 열을 세리믹 기판으로 효과적으로 전달할 수 있어 파워모듈의 방열 성능을 향상시킬 수 있는 파워모듈용 세라믹 기판 및 이를 포함하는 파워모듈에 관한 것이다.
환경 문제와 화석 에너지 고갈 등의 이유로 하이브리드 자동차 및 전기 자동차에 대한 관심과 개발이 증가하고 있다. 이러한 친환경 자동차는 인버터 또는 컨버터와 같은 전력 변환 장치가 구비되어 충전 가능한 배터리 또는 수소연료를 사용하는 연료전지로부터 공급되는 전력을 모터 구동을 위한 전력으로 변환한다.
이러한 전력 변환 장치는 전력 변환을 위한 전력 반도체 칩이 실장되는 파워모듈을 구비한다.
통상적으로 파워모듈은 절연 게이트 양극성 트랜지스터(Insulated Gate Bipolar Transistor, IGBT), 다이오드, 질화갈륨(GaN, Gallium Nitride) 및 실리콘 카바이드(SiC, Silicon carbide) 소재의 반도체 칩이 세라믹 기판에 실장되어 구성된다.
파워모듈에 구비된 반도체 칩은 전력 변환 과정에서 많은 열이 발생하게 되는데, 발생된 열을 신속하게 방열하지 않으면 반도체 칩의 특성이 열화되어 안정적으로 작동하지 못할 수 있어 다양한 형태의 파워모듈의 방열 수단이 제안되고 있다.
최근에는 파워모듈의 방열 성능을 향상시키기 위하여 반도체 칩을 한 쌍의 세라믹 기판 사이에 실장하여 반도체칩의 양면으로 방열하는 양면 냉각 방식(DSC, Double Side Cooling)의 파워모듈이 제안되고 있다. 양면 냉각 방식의 파워모듈은 한 쌍의 기판 각각의 일면에 전극 패턴을 형성하고, 서로 마주보는 한 쌍의 전극 패턴 사이에 반도체 칩이 실장되는 구조로, 각각의 세라믹 기판에 히트 싱크를 설치할 수 있어 기존 단면 냉각 방식에 비해 방열 효과를 향상시킬 수 있다.
그러나 이러한 양면 냉각 방식의 파워모듈은 반도체 칩에서 방출하는 열로 인해 세라믹 기판들 사이의 이격 거리를 유지하기 위해 설치된 지지구조물이 열팽창 하면서, 세라믹 기판 사이의 거리가 일정하게 유지되지 못하여 세라믹 기판 사이에 실장된 반도체 칩이 세라믹 기판의 전극 패턴으로부터 분리될 수 있다.
이에, 층간 접합력이 우수하고, 대량 생산이 가능한 동시에 음이온 마이그레이션을 방지할 수 있는 세라믹 기판에 대한 개발이 시급한 실정이다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로, 스페이서 접합 시 또는 기타 발열에 의한 열 팽창에 따른 열 충격을 억제할 수 있고, 층간 접합력이 우수한 파워모듈용 세라믹 기판 및 이를 포함하는 파워모듈을 제공하는 것을 목적으로 한다.
또한, 본 발명은 세라믹 기판 간의 거리가 유지되어 반도체 칩이 전극 패턴으로부터 분리되지 않으며, 반도체 칩의 열을 세라믹 기판으로 효과적으로 전달할 수 있어 파워모듈의 방열 성능을 향상시킬 수 있는 파워모듈용 세라믹 기판 및 이를 포함하는 파워모듈을 제공하는 것을 다른 목적으로 한다.
상술한 과제를 해결하기 위해 본 발명은, 세라믹 기재, 금속층을 포함하여 상기 세라믹 기재 상에 형성된 적어도 하나 이상의 전극 패턴 및 상기 전극 패턴 상에 배치된 스페이서를 포함하고, 상기 금속층은 상기 스페이서를 수용하는 수용부가 형성되며, 상기 스페이서의 적어도 일단부가 상기 수용부에 수용된 파워모듈용 세라믹 기판을 제공한다.
본 발명의 일 실시예에 따르면, 상기 수용부의 깊이는 상기 금속층 두께에 대하여 50 ~ 80%일 수 있다.
또한, 상기 스페이서가 상기 수용부에 수용되는 깊이는 상기 스페이서 전체 두께에 대하여 8 ~ 63%일 수 있다.
또한, 상기 스페이서는 적어도 일단부가 상기 금속층의 상기 수용부에 브레이징 접합될 수 있다.
또한, 상기 스페이서는 Cu소재 또는 Cu, Cu-Mo(구리-몰리브덴) 및 Cu가 순차적으로 적층된 CPC 소재일 수 있다.
또한, 상기 금속층은 Al 및 Cu 중 어느 하나 이상을 포함할 수 있다.
또한, 상기 세라믹 기재는 질화규소, 질화알루미늄 및 산화알루미늄 중 어느 하나 이상을 포함할 수 있다.
또한, 본 발명은, 세라믹 기재의 적어도 한 면에 금속층을 포함하는 전극 패턴이 각각 형성된 제1세라믹 기판과 제2세라믹 기판을 포함하는 세라믹 기판, 상기 제1세라믹 기판과 제2세라믹 기판 사이에 배치되고, 상기 전극 패턴과 전기적으로 연결되는 반도체 칩, 및 상기 제1세라믹 기판과 제2세라믹 기판 사이에 배치되는 적어도 하나 이상의 스페이서를 포함하며, 상기 제1세라믹 기판과 제2세라믹 기판 중 어느 하나 이상의 상기 금속층은 상기 스페이서를 수용하는 수용부가 형성되고, 상기 스페이서의 적어도 일단부가 상기 수용부에 수용된 파워모듈을 제공한다.
본 발명의 일 실시예에 따르면, 상기 제1세라믹 기판의 금속층은 상기 스페이서를 수용하는 수용부가 형성될 수 있고, 상기 제2세라믹 기판의 금속층은 상기 스페이서 및 상기 반도체 칩 중 어느 하나 이상을 수용하는 수용부가 형성될 수 있다.
본 발명의 파워모듈용 세라믹 기판 및 이를 포함하는 파워모듈은 스페이서 접합 시 또는 기타 발열에 의한 열 팽창에 따른 열 충격을 억제할 수 있고, 층간 접합력이 우수하며, 세라믹 기판 간의 거리가 유지되어 반도체 칩이 전극 패턴으로부터 분리되지 않으며, 반도체 칩의 열을 세라믹 기판으로 효과적으로 전달할 수 있어 파워모듈의 방열 성능을 향상시킬 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 파워기판용 세라믹 기판의 단면모식도,
도 2는 본 발명의 일 실시예에 따른 파워기판의 단면모식도, 그리고,
도 3은 본 발명의 다른 일 실시예에 따른 파워기판의 단면모식도이다.
도 2는 본 발명의 일 실시예에 따른 파워기판의 단면모식도, 그리고,
도 3은 본 발명의 다른 일 실시예에 따른 파워기판의 단면모식도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조부호를 부가한다.
도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 파워모듈용 세라믹 기판(100)은 세라믹 기재(10), 금속층을 포함하여 상기 세라믹 기재(10) 상에 형성된 적어도 하나 이상의 전극 패턴(20), 및 상기 전극 패턴(20) 상에 배치된 스페이서(30)를 포함하고, 상기 금속층은 상기 스페이서(30)를 수용하는 수용부(20a)가 형성되며, 상기 스페이서(30)의 적어도 일단부가 상기 수용부(20a)에 수용되도록 구현된다.
이하, 상기 파워모듈용 세라믹 기판(100)의 각 구성에 대하여 설명한다.
먼저, 상기 세라믹 기재(10)에 대하여 설명한다.
상기 세라믹 기재(10)는 표면 개질을 통해 소정의 표면 거칠기를 가지는 세라믹 기재일 수 있으며, 이에 따라 인접하는 층과의 접합력을 더욱 견고히할 수 있다.
상기 표면 개질은 약품을 이용한 화학적 처리 또는 연마, 샌드 블라스트 등을 이용한 물리적 처리로 상기 세라믹 기재(10)의 표면을 거칠게 하여 미세돌기부를 형성하는 것을 일 예로 하며, 이외에도 상기 세라믹 기재(10)의 표면에 소정의 거칠기를 부여할 수 있는 어떠한 예로도 변형 실시될 수 있다.
또한, 상기 세라믹 기재는 질화규소, 질화알루미늄 및 산화알루미늄 중 어느 하나 이상을 포함할 수 있고, 바람직하게는 질화규소인 것이 본 발명의 목적 달성에 유리할 수 있다. 그리고, 상기 세라믹 기재는 1000℃ 이상의 고온에서 소결된 것일 수 있다.
한편, 상기 세라믹 기재(10)는 산화질소를 포함할 수 있고, 이에 따라 소정의 금속이 상기 세라믹 기재(10)에 증착되는 경우 계면에 금속 질화물이나 금속 산화물이 형성되면서 계면 결합력이 우수할 수 있다.
다음, 상기 전극 패턴(20)에 대하여 설명한다.
상기 전극 패턴(20)은 상기 세라믹 기재(10) 상에 형성되며, 상기 세라믹 기재(10)에 금속 재질의 금속박을 브레이징 접합한 후에 에칭하여 형성하거나, 또는 기계적 가공을 통해 금속 플레이트를 먼저 패터닝한 후에 이를 세라믹 기재(10)에 브레이징 접합할 수도 있다. 도 2 및 도 3에 개시된 바와 같이 파워모듈(200,200')로 구현될 경우, 이와 같이 형성된 전극 패턴(21, 22)의 표면 상에는 반도체 칩(40)이 배치된다.
상기 전극 패턴(20)을 형성하는 금속층은 전기전도성과 열전도성이 우수한 Al(알루미늄) 및 Cu(구리) 중 어느 하나 이상을 포함할 수 있고, 바람직하게는 Cu를 포함하는 것이 본 발명의 목적 달성에 더욱 유리할 수 있다.
이에 따라, 전극 패턴(20, 21, 22)은 후술하는 반도체 칩(40)과 전기적으로 연결되어 제어신호를 전송하는 역할과, 반도체 칩(40)에서 발생된 열을 신속하게 세라믹 기재(10, 11, 12) 및 상기 전극 패턴(20, 21, 22)과 대응되는 부피를 가지는 금속층에 결합되는 히트싱크(미도시) 측으로 이동시키는 역할을 수행할 수 있다.
한편, 상술한 바와 같이, 상기 전극 패턴(20, 21, 22)의 금속층은 후술하는 스페이서(30, 31, 32)를 수용하는 수용부(20a, 21a, 22a)가 형성된다.
상기 수용부(20a, 21a, 22a)의 깊이는 상기 금속층의 두께에 대하여 50 ~ 80%일 수 있고, 바람직하게는 상기 금속층의 두께에 대하여 53 ~ 75%일 수 있다. 만일 상기 수용부의 깊이가 상기 금속층의 두께에 대하여 50% 미만이면 스페이서 접합 시 또는 기타 발열에 의한 열 팽창에 따른 열 충격을 억제하지 못할 수 있고, 층간 접합력이 저하될 수 있으며, 80%를 초과하면 반도체 칩이 전극 패턴으로부터 분리될 수 있다.
또한, 상기 수용부(20a, 21a, 22a)의 면적, 바람직하게는 가로 길이와 세로 길이는 후술하는 스페이서(30, 31, 32)의 길이보다 클 수 있고, 이에 따라 본 발명의 목적 달성에 더욱 유리할 수 있다.
다음, 상기 스페이서(30, 31, 32)에 대하여 설명한다.
상기 스페이서(30, 31, 32)는 상술한 전극 패턴(20, 21, 22) 상에 배치되고, 세라믹 기재(10, 11, 12) 상에 직접 배치되어 지지 구조물로 사용될 수도 있다. 또는 반도체 칩(40)이 실장되는 영역에 배치되거나, 반도체 칩(40)이 실장되지 않은 전극 패턴(20) 상에 배치된다.
상기 스페이서(30, 31, 32)는 Cu소재 또는 Cu, Cu-Mo(구리-몰리브덴) 및 Cu가 순차적으로 적층된 CPC 소재일 수 있다. 상기 Cu 소재는 상기 금속층의 소재가 Cu인 경우 본 발명의 목적 달성에 더욱 유리할 수 있으며, 상기 CPC 소재는 팽창계수(CTE, Coefficient of Thermal Expansion)가 낮음에 따라 스페이서 접합 시 또는 기타 발열에 의한 열 팽창에 따른 열 충격을 억제할 수 있다.
한편, 도 2 및 도 3과 같이 상기 스페이서(30, 31, 32)가 후술하는 파워모듈(200, 200')에서 세라믹 기재(11, 12) 사이에 배치되는 경우, 우수한 열전도도를 가짐에 따라 반도체 칩(40)에서 나오는 열을 신속하게 세라믹 기재(11, 12)로 전달하여 방열성능이 우수할 수 있다. 이때, 상기 스페이서(30, 31, 32)는 상기 전극 패턴(20, 21, 22)에 실장되는 반도체 칩(40)의 면적과 대응되게 형성될 수 있다. 만일 상기 스페이서(30, 31, 32)의 면적이 상기 반도체 칩(40)의 면적 보다 작으면 효과적인 방열을 기대하기 어렵고, 상기 스페이서(30, 31, 32)의 면적이 상기 반도체 칩(40)의 면적 보다 과도하게 크면 인접 부품들과의 간섭으로 인해 전기적 쇼트가 발생할 수 있다. 또한, 상기 스페이서(30, 31, 32)는 반도체 칩(40)이 실장되는 전극 패턴(20, 21, 22)의 영역에, 바람직하게는 수용부(20a, 21a, 22)에 브레이징(brazing) 접합될 수 있다. 브레이징 공정은 스페이서(30, 31, 32)와 전극 패턴(20) 사이에 필러(filler) 층을 개재하여 약 400 ~ 900℃의 작업 온도에서 접합시키는 방법이다. 이때, 필러 층은 Ag, Cu, AgCu 중 선택된 하나 또는 이들 중 둘 이상이 혼합된 구조일 수 있다. Ag, Cu 및 AgCu 합금은 열전도도가 높아 반도체 칩(40)에서 발생된 열을 스페이서(30, 31, 32)로 신속하게 전달할 수 있다. 브레이징 공정은 모재가 상하지 않는 만큼의 열을 가하여 두 모재를 접합하는 공정이기 때문에, 반도체 칩(40)이 실장되는 스페이서(30, 31, 32)와 전극 패턴(20)의 손상을 최소화하면서 결합시킬 수 있다.
다만, 상기 브레이징 공정 시 열 팽창에 따른 열 충격이 발생할 수 있음에 따라, 상술한 바와 같이 금속층에 소정의 수용부(20a, 21a, 22)가 형성되며, 이때 상기 스페이서(30, 31, 32)가 상기 수용부(20a, 21a, 22)에 수용되는 깊이는 상기 스페이서(30, 31, 32) 전체 두께에 대하여 8 ~ 63%일 수 있고, 바람직하게는 10 ~ 60%일 수 있다. 만일 상기 스페이서가 수용부에 수용되는 깊이가 상기 스페이서 전체 두께에 대하여 8% 미만이면 스페이서 접합 시 또는 기타 발열에 의한 열 팽창에 따른 열 충격을 억제하지 못할 수 있고, 층간 접합력이 저하될 수 있으며, 63%를 초과하면 반도체 칩이 전극 패턴으로부터 분리될 수 있다.
본 발명의 실시예에 따른 파워모듈용 세라믹 기판(100)은, 다이오드(Diode), IGBT(Insulated Gate Bipolar Transistor), MOSFET(Metal Oxide Semiconductor Field Effect Transistor), JFET(Junction Field Effect Transistor), HEMT(High Electric Mobility Transistor), SiC(Silicon Carbide) 또는 GaN(Gallium Nitride)와 같은 소재로 형성된 반도체 칩을 두 개의 세라믹 기판 사이에 실장하는 양면 냉각 방식(Double Side Cooling)의 파워모듈에 적용될 수 있다. 파워모듈이란 하이브리드 자동차, 전기차 등의 모터 구동을 위한 고전압 전류를 공급하기 위해 사용되며, 양면 냉각 방식의 파워모듈은 단면에 히트싱크를 구비하는 단면 냉각 파워모듈에 비해 냉각 성능이 우수하여 고출력 파워모듈에 적용할 수 있다.
본 발명은 도 2 및 도 3에 도시된 바와 같이, 세라믹 기재(11, 12)의 적어도 한 면에 금속층을 포함하는 전극 패턴(21, 22)이 각각 형성된 제1세라믹 기판(11)과 제2세라믹 기판(12)을 포함하는 세라믹 기판(11, 12), 상기 제1세라믹 기판(11)과 제2세라믹 기판(12) 사이에 배치되고, 상기 전극 패턴(21, 22)과 전기적으로 연결되는 반도체 칩(40) 및 상기 제1세라믹 기판(11)과 제2세라믹 기판(12) 사이에 배치되는 적어도 하나 이상의 스페이서(30, 31, 32)를 포함하며, 상기 제1세라믹 기판(11)과 제2세라믹 기판(12) 중 어느 하나 이상의 상기 금속층은 상기 스페이서(30, 31, 32)를 수용하는 수용부(21a, 22a)가 형성되고, 상기 스페이서(30, 31, 32)의 적어도 일단부가 상기 수용부(21a, 22a)에 수용된 파워모듈(200, 200')을 제공한다.
이때, 상기 제1세라믹 기판(11)의 금속층은 상기 스페이서(30, 31)를 수용하는 수용부(21a)가 형성될 수 있고, 상기 제2세라믹 기판(12)의 금속층은 상기 스페이서(30, 32) 및 상기 반도체 칩(40) 중 어느 하나 이상을 수용하는 수용부(22a)가 형성될 수 있다.
한편, 상기 반도체 칩(40)과 스페이서(30, 31, 32)의 계면 및/또는 반도체 칩(40)과 세라믹 기판(11, 12)의 계면에 별도의 접합층을 더 포함할 수 있다.
상기 접합층은 파워모듈(200, 200')의 층간 접합력 및 고온 신뢰성을 향상시키기 위한 것으로, 당업계에서 통상적으로 사용할 수 있는 접합층의 소재라면 제한 없이 사용할 수 있으며, 바람직하게는 솔더(Solder) 또는 은 페이스트(Ag Paste)를 포함할 수 있다. 솔더는 접합 강도가 높고 고온 신뢰성이 우수한 SnPb계, SnAg계, SnAgCu계, Cu계 솔더 페이스트로 이루어질 수 있다. 은 페이스트는 솔더에 비해 고온 신뢰성이 더 우수하고 열전도도가 높다. 은 페이스트는 열전도도가 높도록 Ag 분말 90~99 중량%와 바인더 1~10 중량%를 포함할 수 있고, Ag 분말은 나노입자일 수 있다. 나노입자의 Ag 분말은 높은 표면적으로 인해 접합밀도가 높고 열전도도가 높다.
한편, 이외에 파워모듈의 세부구성은 공지된 세부구성을 적용할 수 있음에 따라, 본 발명에서는 이를 특별히 한정하지 않는다.
한편, 본 발명의 일 실시예에 따른 파워모듈용 세라믹 기판은 후술하는 제조방법을 통해 제조될 수 있으나, 이에 제한되는 것은 아니다.
상기 파워모듈용 세라믹 기판은 세라믹 기재(10) 상에 금속층을 접합하는 단계와, 금속층을 에칭하여 전극 패턴(20)을 형성하는 단계와, 전극 패턴 상에 수용부(20a)를 형성하는 단계와, 전극 패턴(20)의 수용부(20a)에 스페이서(30)를 형성하는 단계를 포함하여 제조될 수 있다.
금속층을 접합하는 단계는, 세라믹 기재(Ceramic substrate)(10) 상에 금속으로 이루어진 금속층을 AMB(Active Metal Brazing) 공정에 의해 접합할 수 있다. 세라믹 기재(10)는 알루미나(Al2O3), AlN, SiN, Si3N4 중 어느 하나인 것을 일 예로 할 수 있다. 금속으로 이루어진 금속층은 780℃~1100℃로 소성되어 세라믹 기재(10)의 상하면에 브레이징 접합될 수 있다. 이러한 기판을 AMB(Active Metal Brazing) 기판이라 한다.
여기서, 금속층은 구리 소재일 수 있다. 구리는 열전도도가 400W/m·K이므로, 반도체 칩(40)에서 발생하여 스페이서(30, 31, 32)를 통해 전달된 열을 효과적으로 방열할 수 있다.
전극 패턴을 형성하는 단계는, 세라믹 기재(10) 상에 접합된 금속층을 설계된 패턴에 맞게 에칭하여 전극패턴(20)을 형성할 수 있고, 수용부를 형성하는 단계는 에칭을 통해 수행할 수 있다.
스페이서를 형성하는 단계는, 전극 패턴(20)에서 반도체 칩이 실장되는 영역에 스페이서(30)를 브레이징 접합할 수 있다. 브레이징(brazing)은 스페이서(30)와 전극 패턴(20) 사이에 필러(filler) 층을 개재하여 약 400~900℃의 작업 온도에서 접합시키는 방법이다.
이와 같이, 본 발명의 실시예에 따른 파워모듈용 세라믹 기판의 제조 방법은 반도체 칩이 실장될 위치에 수용부를 포함하고, 수용부에 스페이서(30)를 수용/부착시킴으로써 반도체 칩의 실장 시 정밀성을 높일 수 있고, 반도체 칩(40)의 발열로 인한 열팽창에 의해 발생하는 파워 모듈의 손상을 최소화할 수 있다.
하기의 실시예를 통하여 본 발명을 더욱 구체적으로 설명하기로 하지만, 하기 실시예가 본 발명의 범위를 제한하는 것은 아니며, 이는 본 발명의 이해를 돕기 위한 것으로 해석되어야 할 것이다.
<실시예 1>
두께 0.32mm의 질화규소(Si3N4) 기판인 세라믹 기재 상에 두께 300㎛의 동박인 금속층을 활성금속 브레이징 접합(AMB) 방법으로 접합한 후, 스페이서 접합을 위한 위치 정밀도와 접합을 용이하게 하기 위한 수용부 형성을 위하여 금속층의 상부를 가공(스페이서의 가로, 세로의 접합 간극을 각각 평균 0.20mm로 설계)함으로서 접합 시 금속층의 열팽창계수를 고려하여 설계를 한다. 금속의 전극 패턴을 형성을 위하여 Photolithography 공정을 이용 노광, 현상, 에칭을 통하여 금속 전극 회로 부를 형성하고, 브레이징 층 에칭, Laser Scribing 공정을 통하여 단일 파워 기판을 제조한 후 파워모듈 설계 기준에 따라 Gate 파트의 스페이서는 Ag Sintering Film를 이용하여 스페이서를 접합한다. 그리고, 브레이징 조건으로 상기 수용부에 Cu 소재의 스페이서가 수용되도록 접합하여 파워모듈용 세라믹 기판을 제조하였다. 이때, 상기 금속층 두께 대비 수용부의 깊이는 64% 및 상기 수용부에 수용되는 깊이는 상기 스페이서 전체 두께 대비 35%였다.
<실시예 2 ~ 9 및 비교예 1>
실시예 1과 동일하게 실시하여 제조하되, 금속층 두께 대비 수용부의 깊이, 스페이서 두께 대비 수용되는 깊이 및 수용부 형성여부 등을 변경하여 하기 표 1 및 2와 같은 파워모듈용 세라믹 기판을 제조하였다.
<실험예>
실시예 및 비교예에 따라 제조한 각각의 파워 모듈용 세라믹 기판에 대하여, 하기의 물성을 평가하여 표 1 및 2에 나타내었다.
1. 열 팽창에 따른 열 충격 평가
실시예 및 비교예에 따라 제조한 각각의 파워 모듈용 세라믹 기판에 대하여, 브레이징 접합 방법으로 열 팽창에 따른 열 충격을 평가하였다. 이때, 온도 -55℃ ~ 150℃로 복수회 온도를 조정하여 불량이 발생하는 횟수를 측정하였다.
2 층간 접합력 평가
실시예 및 비교예에 따라 제조한 각각의 세라믹 기판에 대하여, ASTM D6862에 의거하여 층간 접합력을 평가하였다.
| 구분 | 실시예 1 |
실시예 2 |
실시예 3 |
실시예 4 |
실시예 5 |
| 금속층 두께 대비 수용부의 깊이(%) | 64 | 45 | 53 | 75 | 85 |
| 스페이서 두께 대비 수용되는 깊이(%) | 35 | 35 | 35 | 35 | 35 |
| 수용부 형성여부 | 형성 | 형성 | 형성 | 형성 | 형성 |
| 열팽창에 따른 열충격 평가(-55도~150도) | 3000회 이상 | 2500회 | 3000회이상 | 3000회 이상 |
3000회 이상 |
| 층간 접합력 평가 | 15N/mm | 15N/mm | 15N/mm | 15N/mm | 12N/mm |
| 구분 | 실시예 6 |
실시예 7 |
실시예 8 |
실시예 9 |
비교예 1 |
| 금속층 두께 대비 수용부의 깊이(%) | 64 | 64 | 64 | 64 | - |
| 스페이서 두께 대비 수용되는 깊이(%) | 5 | 10 | 60 | 68 | - |
| 수용부 형성여부 | 형성 | 형성 | 형성 | 형성 | 미형성 |
| 열팽창에 따른 열충격 평가(-55도~150도) | 2600회 | 3000회 이상 |
3000회 이상 |
3000회 이상 | 1500회 |
| 층간 접합력 평가 | 14N/mm | 15N/mm | 15N/mm | 12N/mm | 11N/mm |
상기 표 1 및 2에서 알 수 있듯이, 본 발명에 따른 금속층 두께 대비 수용부의 깊이, 스페이서 두께 대비 수용되는 깊이, 및 수용부 형성여부 등을 모두 만족하는 실시예 1, 3, 4, 7 및 8이, 이 중에서 하나라도 만족하지 못하는 실시예 2, 5, 6, 9 및 비교예 1에 비하여 열팽창에 따른 열충격이 억제되며, 층간 접합력이 현저히 우수하고, 은이온 마이그레이션이 방열성능이 현저리 우수한 효과를 모두 동시에 달성할 수 있다는 것을 확인할 수 있다.
이상에서 본 발명의 일 실시예에 대하여 설명하였으나, 본 발명의 사상은 본 명세서에 제시되는 실시 예에 제한되지 아니하며, 본 발명의 사상을 이해하는 당업자는 동일한 사상의 범위 내에서, 구성요소의 부가, 변경, 삭제, 추가 등에 의해서 다른 실시 예를 용이하게 제안할 수 있을 것이나, 이 또한 본 발명의 사상범위 내에 든다고 할 것이다.
10, 11, 12: 세라믹 기재
20, 21, 22: 전극 패턴
20a, 21a, 22a: 수용부
30, 31, 32: 스페이서
40: 반도체 칩
100: 파워모듈용 세라믹 기판
200, 200': 파워모듈
20, 21, 22: 전극 패턴
20a, 21a, 22a: 수용부
30, 31, 32: 스페이서
40: 반도체 칩
100: 파워모듈용 세라믹 기판
200, 200': 파워모듈
Claims (9)
- 세라믹 기재;
금속층을 포함하여 상기 세라믹 기재 상에 형성된 적어도 하나 이상의 전극 패턴; 및
상기 전극 패턴 상에 배치된 스페이서;를 포함하고,
상기 금속층은 상기 스페이서를 수용하는 수용부가 형성되며, 상기 스페이서의 적어도 일단부가 상기 수용부에 수용된 파워모듈용 세라믹 기판. - 제1항에 있어서,
상기 수용부의 깊이는 상기 금속층 두께에 대하여 50 ~ 80%인 파워모듈용 세라믹 기판. - 제1항에 있어서,
상기 스페이서가 상기 수용부에 수용되는 깊이는 상기 스페이서 전체 두께에 대하여 8 ~ 63%인 파워모듈용 세라믹 기판. - 제1항에 있어서,
상기 스페이서는 적어도 일단부가 상기 금속층의 상기 수용부에 브레이징 접합된 파워모듈용 세라믹 기판. - 제1항에 있어서,
상기 스페이서는 Cu소재 또는 Cu, Cu-Mo(구리-몰리브덴) 및 Cu가 순차적으로 적층된 CPC 소재인 파워모듈용 세라믹 기판. - 제1항에 있어서,
상기 금속층은 Al 및 Cu 중 어느 하나 이상을 포함하는 파워모듈용 세라믹 기판. - 제1항에 있어서,
상기 세라믹 기재는 질화규소, 질화알루미늄 및 산화알루미늄 중 어느 하나 이상을 포함하는 파워모듈용 세라믹 기판. - 세라믹 기재의 적어도 한 면에 금속층을 포함하는 전극 패턴이 각각 형성된 제1세라믹 기판과 제2세라믹 기판을 포함하는 세라믹 기판;
상기 제1세라믹 기판과 제2세라믹 기판 사이에 배치되고, 상기 전극 패턴과 전기적으로 연결되는 반도체 칩; 및
상기 제1세라믹 기판과 제2세라믹 기판 사이에 배치되는 적어도 하나 이상의 스페이서;를 포함하며,
상기 제1세라믹 기판과 제2세라믹 기판 중 어느 하나 이상의 상기 금속층은 상기 스페이서를 수용하는 수용부가 형성되고, 상기 스페이서의 적어도 일단부가 상기 수용부에 수용된 파워모듈. - 제8항에 있어서,
상기 제1세라믹 기판의 금속층은 상기 스페이서를 수용하는 수용부가 형성되고, 상기 제2세라믹 기판의 금속층은 상기 스페이서 및 상기 반도체 칩 중 어느 하나 이상을 수용하는 수용부가 형성된 파워모듈.
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| E902 | Notification of reason for refusal |