KR20240099796A - 반도체 발광 소자 및 디스플레이 장치 - Google Patents

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성준호
허미희
이민우
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Abstract

반도체 발광 소자는 발광층; 상기 발광층의 상면 및 측면 상에 패시베이션층; 상기 발광층의 하면 및 상기 측면 상에 보호층; 상기 발광층과 상기 보호층 사이에 제1 전극; 및 상기 발광층과 상기 패시베이션층 사이에 제2 전극;을 포한다. 상기 발광층의 상기 측면과 상기 하면 사이의 내각은 둔각이다.

Description

반도체 발광 소자 및 디스플레이 장치{Semiconductor light emitting device and display device}
실시예는 반도체 발광 소자 및 디스플레이 장치에 관한 것이다.
대면적 디스플레이는 액정디스플레이(LCD), OLED 디스플레이, 그리고 마이크로-LED 디스플레이(Micro-LED display) 등이 있다.
마이크로-LED 디스플레이는 100㎛ 이하의 직경 또는 단면적을 가지는 반도체 발광 소자인 마이크로-LED를 표시소자로 사용하는 디스플레이이다.
마이크로-LED 디스플레이는 반도체 발광 소자인 마이크로-LED를 표시소자로 사용하기 때문에 명암비, 응답속도, 색 재현율, 시야각, 밝기, 해상도, 수명, 발광효율이나 휘도 등 많은 특성에서 우수한 성능을 가지고 있다.
특히 마이크로-LED 디스플레이는 화면을 모듈 방식으로 분리, 결합할 수 있어 크기나 해상도 조절이 자유로운 장점 및 플렉서블 디스플레이 구현이 가능한 장점이 있다.
그런데 대형 마이크로-LED 디스플레이는 수백만 개 이상의 마이크로-LED가 필요로 하기 때문에 마이크로-LED를 디스플레이 패널에 신속하고 정확하게 전사하기 어려운 기술적 문제가 있다.
최근 개발되고 있는 전사기술에는 픽앤-플레이스 공법(pick and place process), 레이저 리프트 오프법(Laser Lift-off method) 또는 자가조립 방식(self-assembly method) 등이 있다.
이 중에서, 자가조립 방식은 유체 내에서 반도체 발광 소자가 조립위치를 스스로 찾아가는 방식으로서 대화면의 디스플레이 장치의 구현에 유리한 방식이다.
자가조립 방식은 크게 자석을 이용하여 유체 내에 분산된 수 많은 반도체 발광 소자를 백플레인 기판 상으로 이동시키는 제1 과정, 유전영동 힘(dielectrophoresis force, 이하, DEP force라 함)을 이용하여 백플레인 기판 상으로 이동된 수 많은 반도체 발광 소자를 각각 대응하는 조립홀에 조립하는 제2 과정 그리고 상기 조립된 복수의 반도체 발광 소자를 각각 전기적으로 연결하는 제3 과정으로 구분될 수 있다.
이러한 경우, 수율을 극대화하기 위해서는 제1 과정, 제2 과정 및 제3 과정 각각에서의 불량을 최소화하여야 한다.
예컨대, 제1 과정에서는 복수의 반도체 발광 소자(1a 내지 1d)가 서로 체인 형태로 달라붙는 불량(이하, 체인 불량이라 함)이 발생되거나(도 1a) 복수의 반도체 발광 소자(1)가 흡착되어 덩어리(3)로 형성되는 불량(이하, 덩어리 불량이라 함)이 발생된다(도 1b).
통상 반도체 발광 소자의 하측을 제외하고 패시베이션층이 구비되고, 하측에 전극으로 사용하기 위해 메탈이 구비된다. 자가 조립시 DEP force에 의해 하측에 구비된 메탈은 당겨지는 힘이 작용하고 패시베이션층은 밀쳐지는 힘이 작용함으로써, 메탈이 백플레인 기판의 조립홀의 바닥면을 향해 조립되어 정조립이 완성된다.
이때, 반도체 발광 소자의 하측에 구비된 메탈은 외부에 노출된다. 만일 메탈이 구비되지 않는 경우, 에피층의 하면이 외부에 노출된다. 이와 같이 에피층이나 메탈이 외부에 노출되는 경우, 제1 과정에서 앞서 기술한 바와 같이, 체인 불량이나 덩어리 불량이 발생된다. 체인 불량이나 덩어리 불량시 반도체 발광 소자의 조립 불량이 발생된다. 또한, 에피층이 외부에 노출되는 경우, 자가 조립시 반도체 발광 소자자 자석에 의해 이동되거나 DEP force에 의해 조립홀에 삽입될 때 발생되는 충격으로 에피층이 파손되어 전기적 특성이나 광학적 특성이 저하되는 문제가 있다.
예컨대, 제2 과정에서는 도 2a에 도시한 바와 같이 특정 조립홀(4)에 반도체 발광 소자(1)가 조립되지 않는 미 조립 불량(도 1a)이 발생되거나 도 2b에 도시한 바와 같이, 특정 조립홀(4R)에 조립된 반도체 발광 소자(1R)가 이탈된다. 이와 같이 미 조립 불량이나 반도체 발광 소자(1R)의 이탈은 점등 불량을 야기하여, 수율이 저하된다. 이는 반도체 발광 소자(1R)의 측부 형상 제어가 어려울 뿐만 아니라 반도체 발광 소자(1R)의 형상과 조립홀(4R)의 형상 간에 불일치로 인해 반도체 발광 소자(1R)가 이탈되기 쉽기 때문이다. 즉, 반도체 발광 소자(1R)의 측부는 지면에 대해 예각이거나 수직 각을 갖는데 반해, 조립홀(4R)의 내 측면은 지면에 대해 둔각을 갖는다. 이러한 경우, 반도체 발광 소자(1R)가 조립홀(4R)에 조립된 경우, 조립홀(4R)의 상측에서 조립홀(4R)의 내 측면과 반도체 발광 소자(1R)의 측부 간에 간격이 벌어져, 반도체 발광 소자(1R)가 조립홀(4R) 밖으로 쉽게 이탈된다.
또한, 도 2b에 도시한 바와 같이, 반도체 발광 소자(1R)이 이탈된 조립홀(4R)에 다른 컬러 광을 생성하는 반도체 발광 소자(1B)가 조립되는 혼색 불량이 발생된다. 예컨대, 적색 광을 발광하는 적색 반도체 발광 소자(1R)가 적색용 조립홀(4R)에 조립되어야 한다. 하지만, 적색 반도체 발광 소자(1R)가 적색용 조립홀(4R)에 조립되었다가 적색용 조립홀(4R) 내에 고정력이 약해 적색 발광 소자(1R)가 적색용 조립홀(4R)로부터 밖으로 이탈된다. 이후, 청색 반도체 발광 소자(1B)가 적색용 조립홀(4R)에 조립됨으로써, 적색용 조립홀(4R)에 조립된 청색 반도체 발광 소자(1B)에서 적색 광이 아닌 청색 광이 발생되는 혼색 불량이 발생된다.
예컨대, 제3 과정에서는 도 3에 도시한 바와 같이, 솔더(7) 불량이 발생된다. 즉, 솔더(7)를 이용하여 반도체 발광 소자(1)가 제1 조립 배선(6a)에 전기적으로 연결된다. 예컨대, 반도체 발광 소자(1)에 열 압착이 가해짐으로써, 솔더(7)가 융용되어 반도체 발광 소자(1)가 제1 조립 배선(6a)에 전기적으로 연결된다. 하지만, 인듐(In)이나 주석(Sn) 등을 솔더(7)로 이용하는 경우, 솔더 입자(7)가 커 반도체 발광 소자(1)과 제1 조립 배선(6a) 간의 컨택 불량이 발생된다. 또한, 반도체 발광 소자(1)의 하측의 전체 영역 중에서 일부만이 제1 조립 배선(6a)에 조립됨으로써, 전기적 특성이나 광학적 특성이 저하되는 문제가 있다. 미설명 도면 부호 6b는 제2 조립 배선으로서 제1 조립 배선(6a)과 함께 DEP force를 형성할 수 있다.
따라서, 제1 과정, 제2 과정 및 제3 과정에서 발생되는 각 불량들을 최소화할 때 수율이 극대화되므로, 이들 제1 과정, 제2 과정 및 제3 과정 각각에서 발생되는 불량들을 방지하거나 차단할 수 있는 기술 개발이 절실히 요구된다.
실시예는 전술한 문제 및 다른 문제를 해결하는 것을 목적으로 한다.
실시예의 다른 목적은 수율을 극대화할 수 있는 반도체 발광 소자 및 디스플레이 장치를 제공하는 것이다.
또한, 실시예의 또 다른 목적은 조립 불량을 방지할 수 있는 반도체 발광 소자 및 디스플레이 장치를 제공하는 것이다.
또한, 실시예의 또 다른 목적은 혼색 불량을 방지할 수 있는 반도체 발광 소자 및 디스플레이 장치를 제공하는 것이다.
또한, 실시예의 또 다른 목적은 컨택 불량을 방지할 수 있는 반도체 발광 소자 및 디스플레이 장치를 제공하는 것이다.
또한, 실시예의 또 다른 목적은 전기적 특성 및 광학적 특성을 향상시킬 수 있는 반도체 발광 소자 및 디스플레이 장치를 제공하는 것이다.
실시예의 기술적 과제는 본 항목에 기재된 것에 한정되지 않으며, 발명의 설명을 통해 파악될 수 있는 것을 포함한다.
상기 또는 다른 목적을 달성하기 위해 실시예의 일 측면에 따르면, 반도체 발광 소자는, 발광층; 상기 발광층의 상면 및 측면 상에 패시베이션층; 상기 발광층의 하면 및 상기 측면 상에 보호층; 상기 발광층과 상기 보호층 사이에 제1 전극; 및 상기 발광층과 상기 패시베이션층 사이에 제2 전극;을 포함하고, 상기 발광층의 상기 측면과 상기 하면 사이의 내각은 둔각이다.
상기 발광층의 상기 측면과 상기 상면 사이의 내각은 예각일 수 있다.
상기 제1 전극은 상기 발광층의 하면 상에 복수의 도전층을 포함하고, 상기 복수의 도전층 중 적어도 하나 이상의 도전층은 상기 발광층의 상기 측면 상에 배치될 수 있다.
상기 제1 전극은 상기 발광층의 상기 측면 상에 배치된 상기 패시베이션층 상에 배치될 수 있다.
상기 보호층은 상기 제1 전극의 형상에 대응하는 형상을 가질 수 있다. 상기 보호층은 상기 발광층의 상기 측면 상에 배치된 상기 패시베이션층 상에 배치될 수 있다. 상기 보호층은 상기 발광층의 상기 측면 상에 배치된 상기 제1 전극 상에 배치될 수 있다.
상기 발광층의 상기 측면 상에 배치된 상기 제1 전극의 끝단은 상기 패시베이션층의 상면과 동일한 수평선 상에 위치될 수 있다. 상기 발광층의 측면 상에 배치된 보호층의 끝단은 상기 패시베이션층의 상면과 동일한 수평선 상에 위치될 수 있다.
상기 보호층은 상기 패시베이션층의 두께의 1/10 이하의 두께를 가질 수 있다.
상기 또는 다른 목적을 달성하기 위해 실시예의 다른 측면에 따르면, 디스플레이 장치는, 화소를 구성하는 제1 서브 화소 내지 제3 서브 화소에 각각 제1 조립홀 내지 제3 조립홀을 갖는 백플레인 기판; 상기 제1 조립홀 내지 제3 조립홀에 각각 제1 반도체 발광 소자 내지 제3 반도체 발광 소자; 및 상기 제1 반도체 발광 소자 내지 제3 반도체 발광 소자의 상측 상에 각각 제1 전극 배선 내지 제3 전극 배선;을 포함하고, 상기 제1 조립홀 내지 제3 조립홀 각각의 내 측면과 바닥면 사이의 제2 내각은 둔각이고, 상기 제1 반도체 발광 소자 내지 제3 반도체 발광 소자는 각각 상기 제1 조립홀 내지 상기 제3 조립홀의 형상에 대응하는 형상을 가질 수 있다.
상기 제1 반도체 발광 소자 내지 상기 제3 반도체 발광 소자는 각각 제1항에 의한 상기 반도체 발광 소자를 포함하고, 서로 상이한 컬러 광을 발광할 수 있다.
상기 제1 반도체 발광 소자 내지 상기 제3 반도체 발광 소자 각각의 발광층의 측면과 하면 사이의 제1 내각은 둔각이고, 상기 제2 내각은 상기 제1 내각에 대해 ±10° 이내일 수 있다.
상기 제1 조립홀 내지 상기 제3 조립홀은 각각 하측에 최소 직경과 상측에 최대 직경을 갖고, 상기 최소 직경 또는 상기 최대 직경 중 적어도 하나의 직경은 상기 제1 조립홀 내지 상기 제3 조립홀에서 서로 상이할 수 있다.
상기 제2 내각은 상기 제1 조립홀 내지 상기 제3 조립홀에서 서로 동일하거나 상이할 수 있다.
상기 디스플레이 장치는, 상기 제1 반도체 발광 소자 내지 제3 반도체 발광 소자의 상측 상에 또 다른 제1 전극 배선 내지 제3 전극 배선;을 포함할 수 있다.
상기 디스플레이 장치는, 상기 제1 반도체 발광 소자 내지 제3 반도체 발광 소자의 측부 상에 제1 연결 전극 내지 제3 연결 전극;을 포함할 수 있다.
실시예는 수율을 향상시킬 수 있다. 여기서, 수율이라 함은 점등 수율로서, 기 설정된 서브 화소의 개수 중에서 정상으로 점등된 개수의 비율을 의미할 수 있다.
수율을 높이기 위해서는 앞서 기술한 바와 같이, 제1 과정, 제2 과정 및 제3 과정 각각에서의 불량을 최소화해야 한다.
실시예는 제1 과정, 제2 과정 및 제3 과정 각각에서의 불량을 최소화하여 수율을 향상시킬 수 있다. 이를 위해, 반도체 발광 소자의 구조가 변경될 수 있다. 예컨대, 도 13 및 도 28에 도시한 바와 같이, 발광층(150a)의 측면(150a3)과 하면(150a1) 사이의 내각(θ1)이 둔각을 가질 수 있다. 이에 따라, 발광층(150a)의 측면(150a3)과 하면(150a1) 사이의 내각(θ1)은 둔각을 가질 수 있다. 이에 따라, 측면(150a3)은 하면(150a1)에 대해 둔각만큼 기울어진 경사면을 가질 수 있다.
도 10는 발광층의 측면과 하면 사이의 내각에 따라 반도체 발광 소자에 작용하는 DEP force를 보여준다. 도 10 내지 도 12에 도시한 바와 같이, 반도체 발광 소자(1)의 측면과 하면 사이의 내각(θ1)이 클수록 반도체 발광 소자(1)가 조립홀(5)로 당겨지는 힘이 커짐을 알 수 있다. 즉, 반도체 발광 소자(1)의 측면과 하면 사이의 내각(θ1)이 70°미만인 경우 반도체 발광 소자(1)가 조립홀(5)로부터 밀쳐지는 힘(F>0)이 작용하는데 반해, 반도체 발광 소자(1)의 측면과 하면 사이의 내각이 70°이상인 경우 반도체 발광 소자(1)가 조립홀(5)로 당겨지는 힘(F<0)이 작용함을 알 수 있다. 특히, 반도체 발광 소자(1)의 측면과 하면 사이의 내각이 70°이상인 경우, 특히 둔각에서 당겨지는 힘(F<0)이 더 커짐을 알 수 있다.
실시예는 도 13 및 도 28에 도시한 바와 같이, 반도체 발광 소자(150A, 150B)에서 발광층(150a)의 측면(150a3)과 하면(150a1) 사이의 내각(θ1)이 둔각을 갖도록 하여, 발광층(150a)의 하측의 사이즈(또는 면적)보다 상측의 사이즈(또는 면적)이 큰 구조를 가질 수 있다. 이러한 구조를 갖는 반도체 발광 소자(150A, 150B)가 자가조립시 도 15 및 도 16에 도시한 바와 같이, 백플레인 기판(300A) 상의 조립홀(340H)에서 DEP force에 의해 조립력 및 고정력이 증가될 수 있다. 이에 따라, 상기 증가된 조립력에 의해 반도체 발광 소자(150A, 150B)가 보다 쉽게 조립홀(340H)에 조립됨으로써, 조립율이 향상될 수 있다. 또한, 상기 증가된 고정력에 의해 조립홀(340H)에 조립된 반도체 발광 소자(150A, 150B)가 단단히 조립홀(340H)에 고정되어, 조립홀(340H) 밖으로 이탈되지 않는다. 만일 조립홀(340H)에 조립된 반도체 발광 소자(150A, 150B)가 조립홀(340H) 밖으로 이탈되는 경우, 다른 반도체 발광 소자가 해당 조립홀(340H)에 조립되는 혼색 불량이 발생된다. 하지만, 실시예와 같이, 조립력의 강화로 인해 조립홀(340H)에 조립된 반도체 발광 소자(150A, 150B)가 조립홀(340H) 밖으로 이탈되지 않음으로써, 혼색 불량이 방지될 수 있다.
한편, 외부에 노출된 제1 전극(154)이 보호층(158)에 의해 덮임으로써, 제1 과정이 수행되는 동안 반도체 발광 소자(150A, 150B)들 간의 체인 불량이나 덩어리 불량이 방지될 수 있다.
아울러, 보호층(158)의 두께(t3)를 패시베이션층(157)의 두께(t1)의 1/0이하로 할 수 있다. 이에 따라, DEP force가 보호층(158)을 통과하여 제1 전극(154)에 영향을 미쳐, 제1 전극(154)이 DEP force에 대해 조립홀(340H)로 당겨지는 힘이 발생될 수 있다. 상기 당겨지는 힘에 의해 반도체 발광 소자(150A, 150B)가 조립홀(340H)에 쉽고 안정적으로 조립되므로, 조립 불량 및 점등 불량이 방지될 수 있다.
제1 전극(154)의 제3 도전층(154-3)이 발광층(150a)의 측면(150a3) 상에 배치될 수 있다. 제1 전극(154)의 제3 도전층(154-3)은 발광층(150a)의 측면(150a3) 둘레를 따라 배치될 수 있다. 제3 과정에서 후공정이 수행되는 경우, 발광층(150a)의 측면(150a3) 상에 배치된 제1 전극(154)의 제3 도전층(154-3)에 전극 배선(360)이나 연결 전극(370)이 쉽게 연결될 수 있어, 연결 불량이 방지될 수 있다. 즉, 제1 전극(154)의 제3 도전층(154-3)이 발광층(150a)의 측면(150a3) 상에 배치됨으로써, 열압착 공정 없이 제3 도전층(154-3)에 전극 배선(360)이 쉽게 연결되어, 컨택 불량이 방지되고 전기적/광학적 특성이 향상될 수 있다.
한편, 도 42 내지 도 44 및 도 45 내지 도 47에 도시한 바와 같이, 백플레인 기판(300A, 300B) 상의 복수의 조립홀(340H1 내지 340H3)은 각각 대응하는 반도체 발광 소자(150R, 150G, 150B)의 형상에 대응하는 형상을 가질 수 있다. 화소(PX)를 구성하는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각에 서로 상이한 컬러 광을 발광하는 제1 반도체 발광 소자(150R), 제2 반도체 발광 소자(150G) 및 제3 반도체 발광 소자(150B)가 배치될 수 있다. 이러한 경우, 제1 조립홀(340H1)은 제1 반도체 발광 소자(150R)의 형상에 대응하는 형상을 가지고, 제2 조립홀(340H2)은 제2 반도체 발광 소자(150G)의 형상에 대응하는 형상을 가지며, 제3 조립홀(340H3)은 제3 반도체 발광 소자(150B)의 형상에 대응하는 형상을 가질 수 있다. 제1 반도체 발광 소자(150R), 제2 반도체 발광 소자(150G) 및 제3 반도체 발광 소자(150B) 각각에서 발광층(150a)의 측면(150a3)과 하면(150a1) 사이의 제1 내각(θ11, θ12, θ13)은 둔각을 가질 수 있다. 이러한 경우, 제1 조립홀(340H1), 제2 조립홀(340H2) 및 제3 조립홀(340H3) 각각의 내 측면(340_I)과 바닥면(340_B) 사이의 제2 내각(θ21, θ22, θ23)은 둔각을 가질 수 있다.
도 42 및 도 43에 도시한 바와 같이, 제1 조립홀(340H1), 제2 조립홀(340H2) 및 제3 조립홀(340H3) 각각의 내 측면(340_I)과 바닥면(340_B) 사이의 제2 내각(θ21, θ22, θ23)은 서로 동일할 수 있다.
도 45 및 도 46에 도시한 바와 같이, 제1 조립홀(340H1), 제2 조립홀(340H2) 및 제3 조립홀(340H3) 각각의 내 측면(340_I)과 바닥면(340_B) 사이의 제2 내각(θ21, θ22, θ23)은 서로 상이할 수 있다.
앞서 기술한 바와 같이, 제1 조립홀(340H1), 제2 조립홀(340H2) 및 제3 조립홀(340H3) 각각의 구조 형상이 제1 반도체 발광 소자(150R), 제2 반도체 발광 소자(150G) 및 제3 반도체 발광 소자(150B) 각각의 구조 형상에 대응함으로써, 자가 조립시 제1 반도체 발광 소자(150R), 제2 반도체 발광 소자(150G) 및 제3 반도체 발광 소자(150B) 각각의 이탈이 방지되거나 최소화되어 점등 수율이 향상될 수 있다.
실시예의 적용 가능성의 추가적인 범위는 이하의 상세한 설명으로부터 명백해질 것이다. 그러나 실시예의 사상 및 범위 내에서 다양한 변경 및 수정은 당업자에게 명확하게 이해될 수 있으므로, 상세한 설명 및 바람직한 실시예와 같은 특정 실시예는 단지 예시로 주어진 것으로 이해되어야 한다.
도 1a 및 도 1b는 자석을 이용하여 복수의 반도체 발광 소자를 이동하는 제1 과정에서의 불량 모습을 도시한다.
도 2a 및 도 2b는 DEP force를 이용하여 복수의 반도체 발광 소자를 백플레인 기판 상에 조립하는 제2 과정에서의 불량 모습을 도시한다.
도 3은 솔더 본딩시 발생되는 제3 과정에서의 불량 모습을 도시한다.
도 4은 실시예에 따른 디스플레이 장치가 배치된 주택의 거실을 도시한다.
도 5는 실시예에 따른 디스플레이 장치를 개략적으로 보여주는 블록도이다.
도 6는 도 5의 화소의 일 예를 보여주는 회로도이다.
도 7은 도 4의 디스플레이 장치에서 제1 패널영역의 확대도이다.
도 8은 도 7의 A2 영역의 확대도이다.
도 9는 실시예에 따른 발광 소자가 자가 조립 방식에 의해 기판에 조립되는 예를 나타내는 도면이다.
도 10은 반도체 발광 소자의 측부 경사각 그리고 반도체 발광 소자의 기울기에 따른 DEP force를 도시한 그래프이다.
도 11은 예각인 측부 경사각을 갖는 반도체 발광 소자를 도시한다.
도 12는 예각인 측부 경사각을 갖는 반도체 발광 소자가 θ11의 기울기로 조립홀을 향해 이동되는 모습을 도시한다.
도 13은 제1 실시예에 따른 반도체 발광 소자를 도시한 단면도이다.
도 14는 자석에 의해 제1 실시예에 따른 복수의 반도체 발광 소자가 이동되는 모습을 도시한다.
도 15는 백플레인 기판 상의 조립홀에 형성된 DEP force에 의해 제1 실시예에 따른 반도체 발광 소자가 조립되는 모습을 도시한다.
도 16은 백플레인 기판 상의 조립홀에 형성된 DEP force에 의해 도 15에서 조립홀에 조립된 반도체 발광 소자가 고정된 모습을 도시한다.
도 17 내지 도 27은 제1 실시예에 따른 반도체 발광 소자의 제조 공정을 도시한다.
도 28은 제2 실시예에 따른 반도체 발광 소자를 도시한 단면도이다.
도 29 내지 도 41은 제2 실시예에 따른 반도체 발광 소자의 제조 공정을 도시한다.
도 42는 제1 실시예에 따른 백플레인 기판을 도시한 평면도이다.
도 43은 제1 실시예에 따른 백플레인 기판을 도시한 단면도이다.
도 44는 제1 실시예에 따른 백플레인 기판 상에 화소를 구성하는 제1 반도체 발광 소자 내지 제3 반도체 발광 소자가 조립된 모습을 도시한 단면도이다.
도 45는 제2 실시예에 따른 백플레인 기판을 도시한 평면도이다.
도 46은 제2 실시예에 따른 백플레인 기판을 도시한 단면도이다.
도 47은 제2 실시예에 따른 백플레인 기판 상에 화소를 구성하는 제1 반도체 발광 소자 내지 제3 반도체 발광 소자가 조립된 모습을 도시한 단면도이다.
도 48은 제1 실시예에 따른 디스플레이 장치를 도시한 평면도이다.
도 49는 제1 실시예에 따른 디스플레이 장치의 제1 서브 화소를 도시한 단면도이다.
도 50은 제2 실시예에 따른 디스플레이 장치의 제1 서브 화소를 도시한 단면도이다.
도면들에 도시된 구성 요소들의 크기, 형상, 수치 등은 실제와 상이할 수 있다. 또한, 동일한 구성 요소들에 대해서 도면들 간에 서로 상이한 크기, 형상, 수치 등으로 도시되더라도, 이는 도면 상의 하나의 예시일 뿐이며, 동일한 구성 요소들에 대해서는 도면들 간에 서로 동일한 크기, 형상, 수치 등을 가질 수 있다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 '모듈' 및 '부'는 명세서 작성의 용이함이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 첨부된 도면은 본 명세서에 개시된 실시예를 쉽게 이해할 수 있도록 하기 위한 것이며, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되는 것은 아니다. 또한, 층, 영역 또는 기판과 같은 요소가 다른 구성요소 '상(on)'에 존재하는 것으로 언급될 때, 이것은 직접적으로 다른 요소 상에 존재하거나 또는 그 사이에 다른 중간 요소가 존재할 수도 있는 것을 포함한다.
본 명세서에서 설명되는 디스플레이 장치에는 TV, 샤이니지, 휴대폰이나 스마트 폰(smart phone)과 같은 이동 단말기, 노트북이나 데스크탑과 같은 컴퓨터용 디스플레이, 자동차용 HUD(head-Up Display), 디스플레이용 백라이트 유닛, AR, VR, MR(mixed Reality)과 같은 XR(Extend Reality)용 디스플레이, 광원 소스 등이 포함될 수 있다. 그러나, 본 명세서에 기재된 실시예에 따른 구성은 추후 개발되는 새로운 제품형태이라도, 디스플레이가 가능한 장치에 동일하게 적용될 수 있다.
도 4은 실시예에 따른 디스플레이 장치가 배치된 주택의 거실을 도시한다.
도 4을 참조하면, 실시예의 디스플레이 장치(100)는 세탁기(101), 로봇 청소기(102), 공기 청정기(103) 등의 각종 전자 제품의 상태를 표시할 수 있고, 각 전자 제품들과 IOT 기반으로 통신할 수 있으며 사용자의 설정 데이터에 기초하여 각 전자 제품들을 제어할 수도 있다.
실시예에 따른 디스플레이 장치(100)는 얇고 유연한 기판 위에 제작되는 플렉서블 디스플레이(flexible display)를 포함할 수 있다. 플렉서블 디스플레이는 기존의 평판 디스플레이의 특성을 유지하면서, 종이와 같이 휘어지거나 말릴 수 있다.
플렉서블 디스플레이에서 시각정보는 매트릭스 형태로 배치되는 단위 화소(unit pixel)의 발광이 독자적으로 제어됨에 의하여 구현될 수 있다. 단위 화소는 하나의 색을 구현하기 위한 최소 단위를 의미한다. 플렉서블 디스플레이의 단위 화소는 발광 소자에 의하여 구현될 수 있다. 실시예에서 발광 소자는 Micro-LED나 Nano-LED일 수 있으나 이에 한정되는 것은 아니다.
도 5는 실시예에 따른 디스플레이 장치를 개략적으로 보여주는 블록도이고, 도 6는 도 5의 화소(PX)의 일 예를 보여주는 회로도이다.
도 5 및 도 6를 참조하면, 실시예에 따른 디스플레이 장치는 디스플레이 패널(10), 구동 회로(20), 스캔 구동부(30) 및 전원 공급 회로(50)를 포함할 수 있다.
실시예의 디스플레이 장치(100)는 액티브 매트릭스(AM, Active Matrix)방식 또는 패시브 매트릭스(PM, Passive Matrix) 방식으로 발광 소자를 구동할 수 있다.
구동 회로(20)는 데이터 구동부(21)와 타이밍 제어부(22)를 포함할 수 있다.
디스플레이 패널(10)은 직사각형으로 이루어질 수 있지만, 이에 대해서는 한정하지 않는다. 즉, 디스플레이 패널(10)은 원형 또는 타원형으로 형성될 수 있다. 디스플레이 패널(10)의 적어도 일 측은 소정의 곡률로 구부러지도록 형성될 수 있다.
디스플레이 패널은 표시 영역(DA)을 포함할 수 있다. 표시 영역(DA)은 화소(PX)들이 형성되어 영상을 디스플레이하는 영역이다. 디스플레이 패널은 비표시 영역(NDA)을 포함할 수 있다. 비표시 영역(DNA)은 표시 영역(DA)을 제외한 영역일 수 있다.
일 예로서, 표시 영역(DA)와 비표시 영역(NDA)은 동일 면상에 정의될 수 있다. 예컨대, 비표시 영역(DNA)은 표시 영역(DA)와 함께 동일 면 상에서 표시 영역(DA)을 둘러쌀 수 있지만, 이에 대해서는 한정하지 않는다.
다른 예로서, 도면에 도시되지 않았지만, 표시 영역(DA)와 비표시 영역(NDA)은 상이한 면 상에 정의될 수 있다. 예컨대, 표시 영역(DA)은 기판의 상면에 정의되고, 비표시 영역(NDA)은 기판의 하면에 정의될 수 있다. 예컨대, 비표시 영역(NDA)은 기판의 하면의 전체 영역 또는 일부 영역 상에 정의될 수도 있다.
한편, 도면에는 표시 영역(DA)과 비표시 영역(NDA)으로 구분되는 것으로 도시되고 있지만, 표시 영역(DA)과 비표시 영역(NDA)으로 구분되지 않을 수도 있다. 즉, 기판의 상면 상에 표시 영역(DA)만 존재하고, 비표시 영역(NDA)가 존재하지 않을 수 있다. 다시 말해, 기판의 상면의 전체 영역이 영상이 디스플레이되는 표시 영역(DA)으로서, 비표시 영역(NDA)인 베젤 영역이 존재하지 않을 수 있다.
디스플레이 패널(10)은 데이터 라인들(D1~Dm, m은 2 이상의 정수), 데이터 라인들(D1~Dm)과 교차되는 스캔 라인들(S1~Sn, n은 2 이상의 정수), 고전위 전압(VDD)이 공급되는 고전위 전압 라인(VDDL), 저전위 전압(VSS)이 공급되는 저전위 전압 라인(VSSL) 및 데이터 라인들(D1~Dm)과 스캔 라인들(S1~Sn)에 접속된 화소(PX)들을 포함할 수 있다.
화소(PX)들 각각은 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 제1 서브 화소(PX1)는 제1 주 파장의 제1 컬러 광을 발광하고, 제2 서브 화소(PX2)는 제2 주 파장의 제2 컬러 광을 발광하며, 제3 서브 화소(PX3)는 제3 주 파장의 제3 컬러 광을 발광할 수 있다. 제1 컬러 광은 적색 광, 제2 컬러 광은 녹색 광, 제3 컬러 광은 청색 광일 수 있으나, 이에 한정되지 않는다. 또한, 도 5에서는 화소(PX)들 각각이 3 개의 서브 화소(PX)들을 포함하는 것을 예시하였으나, 이에 한정되지 않는다. 즉, 화소(PX)들 각각은 4 개 이상의 서브 화소(PX)들을 포함할 수 있다.
제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 데이터 라인들(D1~Dm) 중 적어도 하나, 스캔 라인들(S1~Sn) 중 적어도 하나 및 고전위 전압 라인(VDDL)에 접속될 수 있다. 제1 서브 화소(PX1)는 도 6과 같이 발광 소자(LD)들과 발광 소자(LD)들에 전류를 공급하기 위한 복수의 트랜지스터들과 적어도 하나의 커패시터(Cst)를 포함할 수 있다.
도면에 도시되지 않았지만, 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 단지 하나의 발광 소자(LD)와 적어도 하나의 커패시터(Cst)를 포함할 수도 있다.
발광 소자(LD)들 각각은 제1 전극(154), 복수의 도전형 반도체층 및 제2 전극(155)을 포함하는 반도체 발광 다이오드일 수 있다. 여기서, 제1 전극(154)은 애노드 전극, 제2 전극(155)은 캐소드 전극일 수 있지만, 이에 대해서는 한정하지 않는다.
발광 소자(LD)는 수평형 발광 소자, 플립칩형 발광 소자 및 수직형 발광 소자 중 하나일 수 있다.
복수의 트랜지스터들은 도 6와 같이 발광 소자(LD)들에 전류를 공급하는 구동 트랜지스터(DT), 구동 트랜지스터(DT)의 게이트 전극에 데이터 전압을 공급하는 스캔 트랜지스터(ST)를 포함할 수 있다. 구동 트랜지스터(DT)는 스캔 트랜지스터(ST)의 소스 전극에 접속되는 게이트 전극, 고전위 전압(VDD)이 인가되는 고전위 전압 라인(VDDL)에 접속되는 소스 전극 및 발광 소자(LD)들의 제1 전극(154)들에 접속되는 드레인 전극을 포함할 수 있다. 스캔 트랜지스터(ST)는 스캔 라인(Sk, k는 1≤k≤n을 만족하는 정수)에 접속되는 게이트 전극, 구동 트랜지스터(DT)의 게이트 전극에 접속되는 소스 전극 및 데이터 라인(Dj, j는 1≤j≤m을 만족하는 정수)에 접속되는 드레인 전극을 포함할 수 있다.
커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전극과 소스 전극 사이에 형성된다. 스토리지 커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전압과 소스 전압의 차이값을 충전한다.
구동 트랜지스터(DT)와 스캔 트랜지스터(ST)는 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 또한, 도 6에서는 구동 트랜지스터(DT)와 스캔 트랜지스터(ST)가 P 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 본 발명은 이에 한정되지 않는다. 구동 트랜지스터(DT)와 스캔 트랜지스터(ST)는 N 타입 MOSFET으로 형성될 수도 있다. 이 경우, 구동 트랜지스터(DT)와 스캔 트랜지스터(ST)들 각각의 소스 전극과 드레인 전극의 위치는 변경될 수 있다.
또한, 도 6에서는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각이 하나의 구동 트랜지스터(DT), 하나의 스캔 트랜지스터(ST) 및 하나의 커패시터(Cst)를 갖는 2T1C (2 Transistor - 1 capacitor)를 포함하는 것을 예시하였으나, 본 발명은 이에 한정되지 않는다. 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 복수의 스캔 트랜지스터(ST)들과 복수의 커패시터(Cst)들을 포함할 수 있다.
제2 서브 화소(PX2)와 제3 서브 화소(PX3)는 제1 서브 화소(PX1)와 실질적으로 동일한 회로도로 표현될 수 있으므로, 이들에 대한 자세한 설명은 생략한다.
구동 회로(20)는 디스플레이 패널(10)을 구동하기 위한 신호들과 전압들을 출력한다. 이를 위해, 구동 회로(20)는 데이터 구동부(21)와 타이밍 제어부(22)를 포함할 수 있다.
데이터 구동부(21)는 타이밍 제어부(22)로부터 디지털 비디오 데이터(DATA)와 소스 제어 신호(DCS)를 입력 받는다. 데이터 구동부(21)는 소스 제어 신호(DCS)에 따라 디지털 비디오 데이터(DATA)를 아날로그 데이터 전압들로 변환하여 디스플레이 패널(10)의 데이터 라인들(D1~Dm)에 공급한다.
타이밍 제어부(22)는 호스트 시스템으로부터 디지털 비디오 데이터(DATA)와 타이밍 신호들을 입력받는다. 호스트 시스템은 스마트폰 또는 태블릿 PC의 어플리케이션 프로세서, 모니터, TV의 시스템 온 칩 등일 수 있다.
타이밍 제어부(22)는 데이터 구동부(21)와 스캔 구동부(30)의 동작 타이밍을 제어하기 위한 제어신호들을 생성한다. 제어신호들은 데이터 구동부(21)의 동작 타이밍을 제어하기 위한 소스 제어 신호(DCS)와 스캔 구동부(30)의 동작 타이밍을 제어하기 위한 스캔 제어 신호(SCS)를 포함할 수 있다.
구동 회로(20)는 디스플레이 패널(10)의 일 측에 마련된 비표시 영역(NDA)에서 배치될 수 있다. 구동 회로(20)는 집적회로(integrated circuit, IC)로 형성되어 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 디스플레이 패널(10) 상에 장착될 수 있으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 구동 회로(20)는 디스플레이 패널(10)이 아닌 회로 보드(미도시) 상에 장착될 수 있다.
데이터 구동부(21)는 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 디스플레이 패널(10) 상에 장착되고, 타이밍 제어부(22)는 회로 보드 상에 장착될 수 있다.
스캔 구동부(30)는 타이밍 제어부(22)로부터 스캔 제어 신호(SCS)를 입력 받는다. 스캔 구동부(30)는 스캔 제어 신호(SCS)에 따라 스캔 신호들을 생성하여 디스플레이 패널(10)의 스캔 라인들(S1~Sn)에 공급한다. 스캔 구동부(30)는 다수의 트랜지스터들을 포함하여 디스플레이 패널(10)의 비표시 영역(NDA)에 형성될 수 있다. 또는, 스캔 구동부(30)는 집적 회로로 형성될 수 있으며, 이 경우 디스플레이 패널(10)의 다른 일 측에 부착되는 게이트 연성 필름 상에 장착될 수 있다.
전원 공급 회로(50)는 시스템 보드로부터 인가되는 메인 전원으로부터 디스플레이 패널(10)의 구동에 필요한 전압들을 생성하여 디스플레이 패널(10)에 공급할 수 있다. 예를 들어, 전원 공급 회로(50)는 메인 전원으로부터 디스플레이 패널(10)의 발광 소자(LD)들을 구동하기 위한 고전위 전압(VDD)과 저전위 전압(VSS)을 생성하여 디스플레이 패널(10)의 고전위 전압 라인(VDDL)과 저전위 전압 라인(VSSL)에 공급할 수 있다. 또한, 전원 공급 회로(50)는 메인 전원으로부터 구동 회로(20)와 스캔 구동부(30)를 구동하기 위한 구동 전압들을 생성하여 공급할 수 있다.
도 7은 도3의 디스플레이 장치에서 제1 패널영역의 확대도이다.
도 7을 참조하면, 실시예의 디스플레이 장치(100)는 제1 패널영역(A1)과 같은 복수의 패널영역들이 타일링에 의해 기구적, 전기적 연결되어 제조될 수 있다.
제1 패널영역(A1)은 단위 화소(도 5의 PX) 별로 배치된 복수의 반도체 발광 소자(150)를 포함할 수 있다.
도 8은 도 7의 A2 영역의 확대도이다.
도 8을 참조하면, 실시예의 디스플레이 장치(100)는 기판(200), 조립 배선(201, 202), 절연층(206) 및 복수의 반도체 발광 소자(150)를 포함할 수 있다. 이보다 더 많은 구성 요소들이 포함될 수 있다.
조립 배선은 서로 이격된 제1 조립 배선(201) 및 제2 조립 배선(202)을 포함할 수 있다. 제1 조립 배선(201) 및 제2 조립 배선(202)은 반도체 발광 소자(150)를 조립하기 위해 유전영동 힘(DEP force)을 생성하기 위해 구비될 수 있다. 예컨대, 반도체 발광 소자(150)는 수평형 반도체 발광 소자, 플립칩형 반도체 발광 소자 및 수직형 반도체 발광 소자 중 하나일 수 있다.
반도체 발광 소자(150)는 각각 단위 화소(PX)를 이루기 위하여 적색 반도체 발광 소자(150), 녹색 반도체 발광 소자(150G) 및 청색 반도체 발광 소자(150B)를 포함할 수 있으나 이에 한정되는 것은 아니며, 적색 형광체와 녹색 형광체 등을 구비하여 각각 적색과 녹색을 구현할 수도 있다.
기판(200)은 그 기판(200) 상에 배치되는 구성 요소들을 지지하는 지지 부재이거나 구성 요소들을 보호하는 보호 부재일 수 있다.
기판(200)은 리지드(rigid) 기판이거나 플렉서블(flexible) 기판일 수 있다. 기판(200)은 사파이어, 유리, 실리콘이나 폴리이미드(Polyimide)로 형성될 수 있다. 또한 기판(200)은 PEN(Polyethylene Naphthalate), PET(Polyethylene Terephthalate) 등의 유연성 있는 재질을 포함할 수 있다. 또한, 기판(200)은 투명한 재질일 수 있으나 이에 한정되는 것은 아니다. 기판(200)은 디스플레이 패널에서의 지지 기판으로 기능할 수 있으며, 발광 소자의 자가 조립시 조립용 기판으로 기능할 수도 있다.
기판(200)은 도 5 및 도 6에 도시된 서브 화소(PX1, PX2, PX3) 내의 회로, 예컨대 트랜지스터(ST, DT), 커패시터(Cst), 신호 배선 등이 구비된 백플레인(backplane) 기판일 수 있지만, 이에 대해서는 한정하지 않는다.
절연층(206)은 폴리이미드, PAC, PEN, PET, 폴리머 등과 같이 절연성과 유연성 있는 유기물 재질이나 실리콘 옥사이드(SiO2)나 실리콘 나이트라이드 계열(SiNx) 등을 같은 무기물 재질을 포함할 수 있으며, 기판(200)과 일체로 이루어져 하나의 기판을 형성할 수도 있다.
절연층(206)은 접착성과 전도성을 가지는 전도성 접착층일 수 있고, 전도성 접착층은 연성을 가져서 디스플레이 장치의 플렉서블 기능을 가능하게 할 수 있다. 예를 들어, 절연층(206)은 이방성 전도성 필름(ACF, anisotropy conductive film)이거나 이방성 전도매질, 전도성 입자를 함유한 솔루션(solution) 등의 전도성 접착층일 수 있다. 전도성 접착층은 두께에 대해 수직방향으로는 전기적으로 전도성이나, 두께에 대해 수평방향으로는 전기적으로 절연성을 가지는 레이어일 수 있다.
절연층(206)은 반도체 발광 소자(150)가 삽입되기 위한 조립홀(203)을 포함할 수 있다. 따라서, 자가 조립시, 반도체 발광 소자(150)가 절연층(206)의 조립홀(203)에 용이하게 삽입될 수 있다. 조립홀(203)은 삽입 홀, 고정 홀, 정렬 홀 등으로 불릴 수 있다. 조립홀(203)은 홀로 불릴 수도 있다.
조립홀(203)은 홀, 홈, 그루브, 리세스, 포켓 등으로 불릴 수 있다.
조립홀(203)은 반도체 발광 소자(150)의 형상에 따라 상이할 수 있다. 예컨대, 적색 반도체 발광 소자, 녹색 반도체 발광 소자 및 청색 반도체 발광 소자 각각은 상이한 형상을 가지며, 이들 반도체 발광 소자 각각의 형상에 대응하는 형상을 갖는 조립홀(203)을 가질 수 있다. 예컨대, 조립홀(203)은 적색 반도체 발광 소자가 조립되기 위한 제1 조립홀, 녹색 반도체 발광 소자가 조립되기 위한 제2 조립홀 및 청색 반도체 발광 소자가 조립되기 위한 제3 조립홀을 포함할 수 있다. 예컨대, 적색 반도체 발광 소자는 원형을 가지고, 녹색 반도체 발광 소자는 제1 단축과 제2 장축을 갖는 제1 타원형을 가지며, 청색 반도체 발광 소자는 제2 단축과 제2 장축을 갖는 제2 타원형을 가질 수 있지만, 이에 대해서는 한정하지 않는다. 청색 반도체 발광 소자의 타원형의 제2 장축은 녹색 반도체 발광 소자의 타원형의 제2 장축보다 크고, 청색 반도체 발광 소자의 타원형의 제2 단축은 녹색 반도체 발광 소자의 타원형의 제1 단축보다 작을 수 있다.
한편, 반도체 발광 소자(150)를 기판(200) 상에 장착하는 방식은 예컨대, 자가 조립 방식(도 9)과 전사 방식 등이 있을 수 있다.
도 9은 실시예에 따른 발광 소자가 자가조립 방식에 의해 기판에 조립되는 예를 나타내는 도면이다.
도 9를 바탕으로 실시예에 따른 반도체 발광 소자를 전자기장을 이용한 자가조립 방식에 의해 디스플레이 패널에 조립되는 예를 설명하기로 한다.
이후 설명되는 조립 기판(200)은 발광 소자의 조립 후에 디스플레이 장치에서 패널 기판의 기능도 할 수 있으나, 실시예가 이에 한정되는 것은 아니다.
도 9을 참조하면, 반도체 발광 소자(150)는 유체(1200)가 채워진 챔버(1300)에 투입될 수 있으며, 조립 장치(1100)로부터 발생하는 자기장에 의해 반도체 발광 소자(150)는 조립 기판(200)으로 이동할 수 있다. 이때 조립 기판(200)의 조립홀(207H)에 인접한 발광 소자(150)는 조립 배선들의 전기장에 의한 DEP force에 의해 조립홀(207H)에 조립될 수 있다. 유체(1200)는 초순수 등의 물일 수 있으나 이에 한정되는 것은 아니다. 챔버는 수조, 컨테이너, 용기 등으로 불릴 수 있다.
반도체 발광 소자(150)가 챔버(1300)에 투입된 후, 조립 기판(200)이 챔버(1300) 상에 배치될 수 있다. 실시 예에 따라, 조립 기판(200)은 챔버(1300) 내로 투입될 수도 있다.
한편, 제1 조립 배선(201) 및 제2 조립 배선(202)은 교류 전압이 인가됨에 따라 전기장이 형성되고, 이 전기장에 의한 DEP force에 의해 조립홀(207H)로 투입된 반도체 발광 소자(150)가 고정될 수 있다. 제1 조립 배선(201) 및 제2 조립 배선(202) 간의 간격은 반도체 발광 소자(150)의 폭 및 조립홀(207H)의 폭보다 작을 수 있으며, 전기장을 이용한 반도체 발광 소자(150)의 조립 위치를 보다 정밀하게 고정할 수 있다.
제1 조립 배선(201) 및 제2 조립 배선(202) 상에는 절연층(215)이 형성되어, 제1 조립 배선(201) 및 제2 조립 배선(202)을 유체(1200)로부터 보호하고, 제1 조립 배선(201) 및 제2 조립 배선(202)에 흐르는 전류의 누출을 방지할 수 있다. 예컨대 절연층(215)은 실리카, 알루미나 등의 무기물 절연체 또는 유기물 절연체가 단일층 또는 다층으로 형성될 수 있다. 절연층(215)은, 반도체 발광 소자(150)의 조립 시 제1 조립 배선(201) 및 제2 조립 배선(202)의 손상을 방지하기 위한 최소 두께를 가질 수 있고, 반도체 발광 소자(150)가 안정적으로 조립되기 위한 최대 두께를 가질 수 있다.
절연층(215)의 상부에는 격벽(207)이 형성될 수 있다. 격벽(207)의 일부 영역은 제1 조립 배선(201) 및 제2 조립 배선(202)의 상부에 위치하고, 나머지 영역은 조립 기판(200)의 상부에 위치할 수 있다.
한편, 조립 기판(200)의 제조 시 절연층(215) 상부에 형성된 격벽(340) 중 일부가 제거됨으로써, 반도체 발광 소자(150)들 각각이 조립 기판(200)에 결합 및 조립되는 조립홀(207H)이 형성될 수 있다.
조립 기판(200)에는 반도체 발광 소자(150)들이 결합되는 조립홀(207H)이 형성되고, 조립홀(207H)이 형성된 면은 유체(1200)와 접촉할 수 있다. 조립홀(207H)은 반도체 발광 소자(150)의 정확한 조립 위치를 가이드할 수 있다.
한편, 조립홀(207H)은 대응하는 위치에 조립될 반도체 발광 소자(150)의 형상에 대응하는 형상 및 크기를 가질 수 있다. 이에 따라, 조립홀(207H)에 다른 반도체 발광 소자가 조립되거나 복수의 반도체 발광 소자들이 조립되는 것을 방지할 수 있다.
다시 도 9을 참조하면, 조립 기판(200)이 챔버(1300)에 배치된 후에 자기장을 가하는 조립 장치(1100)가 조립 기판(200)을 따라 이동할 수 있다. 조립 장치(1100)는 영구 자석이거나 전자석일 수 있다.
조립 장치(1100)는 자기장이 미치는 영역을 유체(1200) 내로 최대화하기 위해, 조립 기판(200)과 접촉한 상태로 이동할 수 있다. 실시예에 따라서는, 조립 장치(1100)가 복수의 자성체를 포함하거나, 조립 기판(200)과 대응하는 크기의 자성체를 포함할 수도 있다. 이 경우, 조립 장치(1100)의 이동 거리는 소정 범위 이내로 제한될 수도 있다.
조립 장치(1100)에 의해 발생하는 자기장에 의해 챔버(1300) 내의 반도체 발광 소자(150)는 조립 장치(1100) 및 조립 기판(200)을 향해 이동할 수 있다.
반도체 발광 소자(150)는 조립 장치(1100)를 향해 이동 중 조립 배선(201, 202) 사이의 전기장에 의해 형성되는 DEP force에 의해 조립홀(207H)로 진입하여 고정될 수 있다.
구체적으로 제1, 제2 조립 배선(201, 202)은 교류 전원에 의해 전기장을 형성하고, 이 전기장에 의해 DEP force이 조립 배선(201, 202) 사이에 형성될 수 있다. 이 DEP force에 의해 조립 기판(200) 상의 조립홀(207H)에 반도체 발광 소자(150)를 고정시킬 수 있다.
또한 반도체 발광 소자(150)가 조립된 후, 조립 기판(200)의 조립홀(207H)에 몰딩층(미도시)이 형성될 수 있다. 몰딩층은 투명 레진이거나 또는 반사물질, 산란물질이 포함된 레진일 수 있다.
상술한 전자기장을 이용한 자가조립 방식에 의해, 반도체 발광 소자들 각각이 기판에 조립되는 데 소요되는 시간을 급격히 단축시킬 수 있으므로, 대면적 고화소(PX) 디스플레이를 보다 신속하고 경제적으로 구현할 수 있다.
이하, 도 10 내지 도 50을 참조하여 상술한 문제를 해결하기 위한 다양한 실시예를 설명한다. 이하에서 누락된 설명은 도4 내지 도 9 및 해당 도면과 관련하여 상술된 설명으로부터 용이하게 이해될 수 있다.
이하의 설명에서 제1 과정, 제2 과정 및 제3 과정이 언급될 수 있다. 제1 과정에 대해 특별히 정의되지 않는 한, 제1 과정은 적어도 하나 이상의 자석을 이용하여 복수의 반도체 발광 소자를 백플레인 기판의 원하는 위치로 이동시키는 과정을 의미할 수 있다. 제2 과정에 대해 특별히 정의되지 않는 한, 제2 과정은 백플레인 기판의 특정 위치에 형성된 DEP force를 이용하여 반도체 발광 소자를 특정 위치, 예컨대 조립홀에 조립하는 과정을 의미할 수 있다. 제3 과정에 대해 특별히 정의되지 않는 한, 제3 과정은 조립홀에 조립된 반도체 발광 소자를 전기적으로 연결하는 과정을 의미할 수 있다.
먼저 다양한 실시예를 설명하기 전에, 측면의 경사각이 예각을 갖는 반도체 발광 소자와 DEP force와의 관계를 설명한다.
도 10은 반도체 발광 소자의 측부 경사각 그리고 반도체 발광 소자의 기울기에 따른 DEP force를 도시한 그래프이다. 도 11은 예각인 측부 경사각을 갖는 반도체 발광 소자를 도시한다. 도 12는 예각인 측부 경사각을 갖는 반도체 발광 소자가 θ11의 기울기로 조립홀을 향해 이동되는 모습을 도시한다.
도 10에서 θ1은 반도체 발광 소자의 측부 경사각을 나타내고, θ11는 자석에 의해 이동 중인 반도체 반도체 발광 소자의 기울기를 나타낼 수 있다. 도 11에 도시한 바와 같이, θ1은 반도체 발광 소자의 하측에 대한 측부의 경사각을 나타내는 것으로서, 90°보다 작은 예각일 수 있다. 도 12에 도시한 바와 같이, 자가 조립시 자석에 의해 반도체 발광 소자(1)가 유체 내에 이동될 수 있다. 이때, 반도체 발광 소자(1)는 다양한 기울기(θ11)를 가지고 이동될 수 있다. 기울기(θ11)는 수직선(8a)에 대한 반도체 발광 소자(1)의 수평선(8b)이 기울어진 각도를 나타낼 수 있다. 반도체 발광 소자(1)의 수직선(8a)은 반도체 발광 소자(1)의 표면에 평행한 직선을 의미할 수 있다. 예컨대, 반도체 발광 소자(1)의 측부가 아래를 향하도록 기립되는 경우, 반도체 발광 소자(1)의 기울기(θ11)는 0°일 수 있다. 예컨대, 반도체 발광 소자(1)의 하측이 아래를 향하도록 위치되는 경우, 반도체 발광 소자(1)의 기울기(θ11)는 90°일 수 있다.
한편, 예각의 측부 경사각을 갖는 반도체 발광 소자(1)가 조립홀(5)에 조립되는 경우, 조립홀(5)의 내 측면(340_I)과 반도체 발광 소자(1)의 측부 간에 이격 공간이 형성되어, 또 다른 반도체 발광 소자가 해당 이격 공간에 조립됨으로써, 2개 이상의 반도체 발광 소자가 적층되는 적층 불량이 발생되고, 이러한 적층 불량 또한 점등 불량을 야기할 수 있다.
한편, 도 10에서, DEP force가 0보다 큰 것은 반도체 발광 소자(1)가 DEP force에 의해 조립홀(5)로부터 밀쳐지는 힘(F>0)이 작용함을 의미하고, DEP force가 0보다 작은 것은 반도체 발광 소자(1)가 DEP force에 의해 조립홀(5)로 당겨지는 힘(F<0)이 작용함을 의미할 수 있다.
따라서, 조립홀(5)에 대한 반도체 발광 소자(1)의 조립력과 고정력을 강화하기 위해서는 반도체 발광 소자(1)가 DEP force에 의해 조립홀(5)로 당겨지는 힘(F<0)이 작용하도록 해야 한다. 여기서, 조립력이란 반도체 발광 소자(1)를 쉽게 조립홀(5)에 조립시키기 위한 힘이고, 고정력이란 반도체 발광 소자(1)가 조립홀(5) 밖으로 이탈되지 않도록 반도체 발광 소자(1)를 고정시키기 위한 힘일 수 있다.
이를 위해서는 도 10에 도시한 바와 같이, 반도체 발광 소자(1)의 측부 경사각이 큰 경우, 예컨대 70°이상인 경우, F<0의 조건이 만족되어 해당 반도체 발광 소자(1)가 DEP force에 의해 조립홀(5)로 당겨지는 힘(F<0)이 작용함으로써, 조립홀(5)에 대한 반도체 발광 소자(1)의 조립력과 고정력이 강화될 수 있다. 반도체 발광 소자(1)의 조립력이 클수록 반도체 발광 소자(1)의 조립 속도가 높아져 조립율이 향상될 수 있다. 반도체 발광 소자(1)의 고정력이 클수록 해당 조립홀(5)에 조립된 반도체 발광 소자(1)가 밖으로 이탈되지 않아 다른 컬러 광을 발광하는 반도체 발광 소자(1)가 해당 조립홀(5)에 조립되는 혼색 불량이 방지될 수 있다.
나중에 설명하겠지만, 실시예에서, 도 15 및 도 16에 도시한 바와 같이, 반도체 발광 소자(150A)의 측부 경사각은 90°보다 큰 둔각을 가질 수 있다. 즉, 발광층의 측면과 하면 사이의 내각(θ1)이 둔각을 가질 수 있다. 이와 같이 내각(θ1)이 둔각을 갖는 반도체 발광 소자(150A)에 의해 자가 조립에 의해 조립홀(340H)에 대한 해당 반도체 발광 소자(150A)의 조립력 및 고정력이 증가되어 조립율이 높아지고 혼색 불량이 방지될 수 있다.
한편, 도 10에 도시한 바와 같이, 반도체 발광 소자(1)의 기울기(θ11)가 15°이하이고 반도체 발광 소자(1)의 측부 경사각이 60°이하일 때, 해당 반도체 발광 소자(1)가 DEP force에 의해 조립홀(340H)로부터 밀쳐지는 힘(F>0)이 작용할 뿐이고, 그 이외의 조건에서는 해당 반도체 발광 소자(1)가 DEP force에 의해 조립홀(340H)로 당겨지는 힘(F<0)이 작용할 수 있다. 따라서, 실시예와 같이, 반도체 발광 소자의 측부 경사각은 90°보다 큰 둔각을 갖는 경우, 반도체 발광 소자의 기울기에 관계없이 해당 반도체 발광 소자가 항상 DEP force에 의해 조립홀(340H)로 당겨지는 힘(F<0)이 작용하므로, 반도체 발광 소자의 기울기는 문제가 되지 않는다.
[제1 실시예]
도 13은 제1 실시예에 따른 반도체 발광 소자를 도시한 단면도이다.
도 13을 참조하면, 제1 실시예에 따른 반도체 발광 소자(150A)는 발광층(150a), 패시베이션층(157), 보호층(158), 제1 전극(154) 및 제2 전극(155)을 포함할 수 있다.
발광층(150a)은 광을 생성하여 외부로 방출할 수 있다. 발광층(150a)에서 광은 사방으로 방출될 수 있다. 발광층(150a)은 2족-6족 화합물 반도체 재질 또는 3족-5족 화합물 반도체 재질로 이루어질 수 있다. 발광층(150a)은 복수의 반도체층을 포함할 수 있다. 예컨대, 발광층(150a)은 적어도 하나 이상의 제1 도전형 반도체층(151), 활성층(152) 및 적어도 하나 이상의 제2 도전형 반도체층(153)을 포함할 수 있다. 활성층(152)은 제1 반도체층 상에 배치되고, 제2 도전형 반도체층(153)은 활성층(152) 상에 배치될 수 있다. 여기서, 제1 도전형 반도체층(151)은 Si와 같은 n형 도펀트를 포함하고, 제2 도전형 반도체층(153)은 Mn과 같은 p형 도펀트를 포함할 수 있다.
실시예에서, 발광층(150a)은 통상적인 구조와는 상이한 구조를 가질 수 있다. 즉, 실시예의 발광층(150a)의 측면(150a3)과 하면(150a1) 사이의 내각(θ1)은 둔각을 가질 수 있다. 또한, 실시예의 발광층(150a)의 측면(150a3)과 상면(150a2) 사이의 내각(θ2)은 예각을 가질 수 있다. 예컨대, 발광층(150a)은 옆에서 볼 때 역사다리꼴 형상을 가질 수 있다. 예컨대, 발광층(150a)은 옆에서 볼 때 한 쌍의 대변이 평행하고 그 평행한 한 쌍 중 하나의 양 끝각이 동일한 사각형인 등변 사다리꼴 형상을 가질 수 있지만, 이에 대해서는 한정하지 않는다.
구체적으로, 발광층(150a)은 위에서 볼 때 원형을 가질 수 있지만, 이에 대해서는 한정하지 않는다. 이러한 경우, 위에서 볼 때, 발광층(150a)의 하면(150a1) 및 상면(150a2)은 각각 원형을 가질 수 있다.
한편, 발광층(150a)의 하면(150a1) 및 상면(150a2)은 서로 상이한 사이즈(또는 면적)를 가질 수 있다. 발광층(150a)의 상면(150a2)의 사이즈는 발광층(150a)의 하면(150a1)의 사이즈보다 클 수 있다. 발광층(150a)의 하면(150a1) 및 상면(150a2)은 서로 상이한 직경을 가질 수 있다. 발광층(150a)의 상면(150a2)의 직경은 발광층(150a)의 하면(150a1)의 직경보다 클 수 있다. 이와 같이, 발광층(150a)의 하면(150a1) 및 상면(150a2)의 사이즈가 상이하므로, 발광층(150a)의 측면(150a3)은 수직면을 갖지 못한다. 즉, 발광층(150a)의 하면(150a1)과 측면(150a3) 간의 내각은 90°보다 큰 둔각을 가질 수 있다.
나중에 설명하겠지만, 백플레인 기판 상의 조립홀은 제1 실시예에 따른 반도체 발광 소자(150A)의 형상, 즉 발광층(150a)의 형상에 대응하는 형상을 가질 수 있다. 제1 실시예에 따른 반도체 발광 소자(150A)의 발광층(150a)은 백플레인 기판 상의 조립홀의 형상에 대응하는 형상을 가질 수 있다.
백플레인 기판 상의 조립홀에서 내 측면과 바닥면 사이의 내각(θ2)은 90°보다 큰 둔각을 가질 수 있다. 조립홀의 내 측면이 바닥면에 대해 수직으로 형성할 수도 있지만, 이러한 수직면의 형성이 어렵다. 이는 고해상도가 요구되어 조립홀의 사이즈가 작아지는 경우, 바닥면에 대해 수직인 내 측면을 갖는 조립홀을 형성하기는 더더욱 어렵다.
한편, 통상적인 반도체 발광 소자(150A)의 제조 공정을 설명하고, 상세한 제조 공정은 나중에 설명한다.
에피층이 증착된 후, 에피층이 식각되어 서로 이격된 단위 칩들이 형성될 수 있다. 식각 공정이 수행되는 경우, 에피층의 화합물 반도체 재질의 고유한 특성에 기인하여 지면에 대해 수직으로 식각되지 어렵다. 따라서, 에피층의 표면으로부터 에피층의 내부로 식각될수록 단위 칩의 사이즈(또는 직경)이 점점 더 커지는 메사 식각으로 진행될 수 있다. 이후, 패시베이션층 및 전극)이 형성됨으로써, 도 1b에 도시된 반도체 발광 소자(1)가 제조될 수 있다. 이러한 경우, 상기 제조된 반도체 발광 소자(1)에서 에피층의 측면과 하면 내각은 예각을 갖는다.
이에 따라, 도 2에 도시한 바와 같이, 에피층의 측면과 하면 내각이 예각을 갖는 반도체 발광 소자(1)가 제1 과정 및 제2 과정을 통해 내 측면과 바닥면 사이의 내각이 둔각을 갖는 조립홀(4)에 조립될 수 있다. 이러한 경우, 조립홀(4)의 하측에서 상측으로 갈수록 반도체 발광 소자(1)의 측면1과 조립홀(4)의 내 측면1 사이의 간격(또는 이격 공간)이 커져, DEP force에 의해 반도체 발광 소자(1)가 고정되지 못하고 조립홀(4) 밖으로 이탈될 수 있다.
아울러, 간격이 커진 조립홀(4) 상측에서 반도체 발광 소자(1)의 측면과 조립홀(4)의 내 측면 사이에 또 다른 반도체 발광 소자가 조립될 수 있다. 조립홀(4) 내에서 반도체 발광 소자(1)의 측면의 둘레를 따라 여러 개의 또 다른 반도체 발광 소자(1)가 반도체 발광 소자(1)의 측면과 조립홀(4)의 내 측면 사이에 조립될 수 있다. 이에 따라, 2개 이상의 반도체 발광 소자(1)가 적층되는 적층 불량이 발생되고, 이러한 적층 불량 또한 점등 불량을 야기할 수 있다. 아울러, 조립홀(4) 내에서 반도체 발광 소자(1)의 측면의 둘레를 따라 조립된 또 다른 반도체 발광 소자(1)가 미처 수거되지 않는 경우 언제일지 모르지만 이탈되어 다른 조립홀에 조립되어 혼색 불량이 발생될 수도 있다.
실시예는 발광층(150a)의 형상을 변경하여, 상술한 문제들을 해결할 수 있다. 즉, 반도체 발광 소자(150A), 즉 발광층(150a)이 조립홀(340H)의 형상에 대응하도록 변경될 수 있다. 따라서, 도 15 및 도 16에 도시한 바와 같이, 상기 변경된 형상을 갖는 발광층(150a)을 포함하는 반도체 발광 소자(150A)가 백플레인 기판(300A) 상의 조립홀(340H)에 조립되는 경우, 조립홀(340H)의 상측에서 발광 소자(150A)의 측면(150a3)과 조립홀(340H)의 내 측면(340_I) 사이의 간격이 매주 좁다. 이에 따라, 조립홀(340H)에 기 조립된 반도체 발광 소자(150A)를 제외하고 조립홀(340H) 내에서 반도체 발광 소자(150A)의 측면(150a3)의 둘레를 따라 어떠한 반도체 발광 소자(150A)도 조립될 수 없다. 이에 따라, 점등 불량이 방지되어 수율이 향상될 수 있다. 또한, 조립홀(340H)에 설정된 개수, 예컨대 1개의 반도체 발광 소자(150A)만 조립되므로, 상기 조립된 반도체 발광 소자(150A)가 밖으로 이탈되지 않는 한, 반도체 발광 소자(150A)의 이탈로 인한 혼색 불량이 방지되어 수율이 향상될 수 있다.
아울러, 반도체 발광 소자(150A)의 발광층(150a)의 측면(150a3)과 하면(150a1) 사이의 내각(θ1)은 둔각을 가지므로, 발광층(150a)의 하면(150a1)에서 상면(150a2)으로 갈수록 측면(150a3)의 사이즈가 커질 수 있다. 이러한 발광층(150a)의 구조 형상 변경에 의해 발광층(150a)에서 생성된 광이 하면(150a1)이나 측면(150a3)에서 반사될 수 있다. 이에 따라, 상기 반사된 광이 자연스럽게 전방으로 방출됨으로써 광 효율이 높아져 휘도가 향상될 수 있다.
한편, 실시예에서 같이 반도체 발광 소자(150A)의 발광층(150a)의 측면(150a3)과 하면(150a1) 사이의 내각(θ1)이 둔각을 갖는 경우, DEP force에 대해 제1 전극(154)이 조립홀(340H)로 당겨지는 힘이 증가됨으로써, 조립홀(340H)에 대한 반도체 발광 소자(150A)의 조립력 및 고정력이 증가되어 조립율이 높아져, 혼색 불량이 방지될 수 있다. 둔각이 커질수록 DEP force에 대해 제1 전극(154)이 조립홀(340H)로 당겨지는 힘이 더 증가될 수 있다.
도 10에 도시한 바와 같이, 반도체 발광 소자의 측면과 하면 사이의 내각(θ1)이 예각, 예컨대 60°미만인 경우, DEP force에 대해 제1 전극이 조립홀로부터 밀쳐지는 힘(F>0)이 작용된다. 하지만, 반도체 발광 소자의 측면과 하면 사이의 내각이 70°이상인 경우, DEP force에 대해 제1 전극이 조립홀로 당겨지는 힘(F<0)이 작용될 수 있다. 반도체 발광 소자의 측면과 하면 사이의 내각(θ1)이 70°, 80° 및 90°로 커질수록, DEP force에 대해 제1 전극이 조립홀로 당겨지는 힘(F<0)은 커짐을 알 수 있다.
도 10으로부터, 반도체 발광 소자의 측면과 하면 사이의 내각(θ1)이 90°보다 큰 둔각을 갖는 경우, DEP force에 대해 제1 전극이 조립홀로 당겨지는 힘(F<0)이 더욱더 커질 수 있다.
실시예에 따르면, 반도체 발광 소자(150A)의 측면(150a3)과 하면(150a1) 사이의 내각(θ1)이 둔각을 갖도록 반도체 발광 소자(150A)의 형상이 변경됨으로써, 제2 과정에서 반도체 반도체 발광 소자(150A)의 조립시 조립력 및 고정력이 증가될 수 있다.
즉, 실시예에서, 둔각이 더 커지도록 반도체 발광 소자(150A)의 형상이 변경될 수 있다. 이와 같이, 형상 변경된 반도체 발광 소자(150A)가 도 15에 도시한 바와 같이, 제2 과정을 통해 조립홀(340H)에 조립될 수 있다. 조립홀(340H)에 반도체 발광 소자(150A)를 조립하기 위해 DEP force가 형성될 수 있다. 둔각이 더 커지도록 반도체 발광 소자(150A)의 형상이 변경됨으로써, 조립홀(340H)에 형성된 DEP force에 대해 반도체 발광 소자(150A)의 제1 전극(154)이 조립홀(340H)로 당겨지는 힘(F<0) 또한 증가될 수 있다. 이러한 경우, 해당 당겨지는 힘(F<0)이 커질수록 반도체 발광 소자(150A)에 대한 조립력이 증가될 수 있다. 여기서, 조립력이란 반도체 발광 소자(150A)를 쉽게 조립홀(340H)에 조립시키기 위한 힘일 수 있다. 따라서, 실시예의 반도체 발광 소자(150A)는 보다 쉽게 조립홀(340H)에 조립되어 조립율이 향상될 수 있다.
한편, 둔각이 더 커지도록 반도체 발광 소자(150A)의 형상이 변경됨으로써, 조립홀(340H)에 형성된 DEP force에 대해 반도체 발광 소자(150A)의 제1 전극(154)이 조립홀(340H)로 당겨지는 힘(F<0) 또한 증가될 수 있다. 이러한 경우, 도 16에 도시한 바와 같이, 해당 당겨지는 힘(F<0)이 커질수록 조립홀(340H)에 조립된 반도체 발광 소자(150A)의 고정력이 증가될 수 있다. 여기서, 고정력이란 반도체 발광 소자(150A)가 조립홀(340H) 밖으로 이탈되지 않도록 반도체 발광 소자(150A)를 고정시키기 위한 힘일 수 있다. 따라서, 조립홀(340H)에 조립된 반도체 발광 소자(150A)는 고정력의 증가로 인해 조립홀(340H)에 단단하게 고정되므로, 조립홀(340H) 밖으로 이탈되지 않아 조립 불량이 방지될 수 있다. 이에 따라, 점등 불량이 방지되고, 반도체 발광 소자(150A)의 이탈 후 다른 조립홀(340H)에 조립되는 혼색 불량이 방지될 수 있다.
또한, 실시예에서, 보호층(158)의 두께(t3)를 얇게 형성함으로써 DEP force에 대해 제1 전극(154)이 조립홀(340H)로 당겨지는 힘이 작용되어 조립부(159a)가 조립홀(340H)의 바닥면(340_B)을 향하도록 위치되고, DEP에 대해 패시베이션층(157)이 조립홀(340H)로부터 밀쳐지는 힘이 작용되어 비조립부(159b)가 바닥면(340_B)에 반대 방향으로 향하도록 위치됨으로써, 반도체 발광 소자(150A)가 조립홀(340H)에 정조립될 수 있다. 즉, 반도체 발광 소자(150A)의 조립부(159a)가 조립홀(340H)의 바닥면(340_B)에 접하거나 조립홀(340H)의 바닥면(340_B)에 인접하여 위치될 수 있다.
패시베이션층(157)은 발광층(150a)을 보호할 수 있다. 즉, 패시베이션층(157)은 발광층(150a)의 측부 상에 달라붙는 이물질에 기인한 전기적 쇼트를 방지하고, 발광층(150a)이 외부의 충격으로부터 파손되거나 스크래치가 발생되지 않도록 보호할 수 있다. 또한, 패시베이션층(157)은 발광층(150a)의 측부 상에 흐르는 누설 전류를 차단할 수 있다. 아울러, 패시베이션층(157)은 제2 과정에서 DEP force에 의해 반도체 발광 소자(150A)가 정조립되도록 할 수 있다. 즉 패시베이션층(157)이 DEP force에 대해 조립홀(340H)로부터 밀쳐지는 힘이 작용되어, 반도체 발광 소자(150A)의 상면(150a2)이 조립홀(340H)의 바닥면(340_B)에 반대측을 향해 위치되도록 하여, 반도체 발광 소자(150A)의 하면(150a1)이 조립홀(340H)의 바닥면(340_B)에 대향되어 정조립될 수 있다.
정조립을 위해서는 조립부(159a)가 조립홀(340H)을 향하여 위치되고, 비조립부(159b)가 조립홀(340H)의 반대 방향을 향해 위치되어야 한다. 여기서, 조립부(159a)는 발광층(150a)의 하면(150a1) 상에 배치된 제1 전극(154)을 의미하거나 제1 전극(154) 및 보호층(158)을 의미할 수 있다. 비조립부(159b)는 발광층(150a)의 상면(150a2) 상에 배치된 패시베이션층(157)을 의미할 수 있다.
패시베이션층(157)은 절연체를 포함할 수 있다. 예컨대, 패시베이션층(157)은 무기 절연 물질을 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
패시베이션층(157)은 발광층(150a)의 상면(150a2) 및 측면(150a3) 상에 배치될 수 있다. 패시베이션층(157)은 발광층(150a)의 상면(150a2)의 전 영역 상에 배치될 수 있다. 패시베이션층(157)은 발광층(150a)의 측면(150a3)의 둘레를 따라 배치될 수 있다. 또한, 패시베이션층(157)의 일부는 발광층(150a)의 하면(150a1)의 일부, 즉 가장자리 영역에 배치될 수 있다. 즉, 패시베이션층(157)은 발광층(150a)의 하면(150a1)의 가장자리 영역을 따라 배치될 수 있다.
한편, 패시베이션층(157)의 두께(t1)가 위치에 따라 상이할 수 있다. 패시베이션층(157)은 제1 패시베이션층(157-1) 및 제2 패시베이션층(157-2)을 포함할 수 있다. 제1 패시베이션층(157-1)은 발광층(150a)의 상면(150a2) 상에 배치되고, 제2 패시베이션층(157-2)은 발광층(150a)의 측면(150a3) 상에 배치될 수 있다. 발광층(150a)의 하면(150a1)의 가장자리에 배치된 패시베이션층(157) 또한 제2 패시베이션층(157-2)에 포함될 수 있지만, 이에 대해서는 한정하지 않는다.
제1 패시베이션층(157-1)의 두께(t1)는 제2 패시베이션층(157-2)의 두께(t2)보다 클 수 있다. 제1 패시베이션층(157-1)은 자가 조립시 정조립을 위해 DEP force에 대해 조립홀(340H)로부터 밀쳐지는 힘이 작용되어야 하고, 그 밀쳐지는 힘이 커야 한다. 즉, 정조립을 위해서는 DEP force에 대해 발광층(150a)의 하면(150a1) 상에 배치된 제1 전극(154)은 조립홀(340H)로 당겨지는 힘이 커야 하고, 발광층(150a)의 상면(150a2) 상에 배치된 패시베이션층(157), 즉 제1 패시베이션층(157-1)은 조립홀(340H)로부터 밀쳐지는 힘이 커야 한다. 제1 패시베이션층(157-1)이 DEP force에 대해 조립홀(340H)로부터 밀쳐지는 힘이 커지기 위해서는 유전율이 증가되어야 한다. 실시예에서는 유전율을 증가시키기 위해 제1 패시베이션층(157-1)의 두께(t1)를 증가시킬 수 있다.
제2 패시베이션층(157-2)은 제1 전극(154)에 의해 제1 도전형 반도체층(151)과 제2 도전형 반도체층(153)이 전기적으로 쇼트되지 않도록 할 수 있다. 즉, 제2 패시베이션층(157-2)은 전기적 절연 기능을 수행하므로, 전기적 절연 특성이 유지되는 범위 내에서 두께(t2)가 결정되므로, 제1 패시베이션층(157-1)의 두께(t1)보다 얇은 두께를 가질 수 있다. 예컨대. 제2 패시베이션층(157-2)의 두께(t2)는 제1 패시베이션층(157-1)의 두께(t1)보다 1.1배 내지 5배 클 수 있지만, 이에 대해서는 한정하지 않는다.
한편, 발광층(150a) 상에 보호층(158)이 배치될 수 있다.
일 예로서, 보호층(158)이 구비되지 않는 경우, 제1 전극(154)이 외부에 노출될 수 있다. 만일 제1 전극(154)이 구비되지 않고 제1 도전형 반도체층(151)이 제1 전극(154)의 역할을 하는 경우, 제1 도전형 반도체층(151)이 외부에 노출될 수 있다. 이러한 경우, 제1 과정에서 자석(500)에 의해 반도체 발광 소자(150A)가 이동되는 경우, 반도체 발광 소자(150A)가 챔버의 내측, 백플레인 기판 또는 또 따른 반도체 발광 소자와 충돌됨으로써, 반도체 발광 소자(150A)에서 노출된 제1 전극(154)이나 제1 도전형 반도체층(151)이 손상되거나 스크래치가 발생될 수 있다. 제1 전극(154)이나 제1 도전형 반도체층(151)이 손상되거나 스크래치가 발생되는 경우, 반도체 발광 소자(150A)의 전기적 특성이나 광학적 특성이 저하될 수 있다. 또한, 해당 손상에 의해 반도체 발광 소자(150A)에서 이탈된 파편들이나 이물질들이 챔버의 내측, 백플레인 기판 또는 또 다른 반도체 발광 소자(150A)에 흡착되어, 또 다른 불량이 야기되거나 문제가 발생될 수 있다.
다른 예로서, 보호층(158)이 구비되지 않아, 제1 전극(154)이나 제1 도전형 반도체층(151)이 외부에 노출되는 경우, 도 1a 및 도 1b에 도시한 바와 같이, 체인 불량이나 덩어리 불량이 발생될 수 있다. 이는 반도체 발광 소자(1) 각각의 상기 노출된 제1 전극이나 발광층 간에 당겨지는 힘이나 표면장력이 작용되기 때문이다.
이들 문제들을 해결하기 위해, 보호층(158)은 제1 실시예에 따른 반도체 발광 소자(150A)의 최 외곽층으로서, 제1 전극(154)을 보호하는 한편 체인 불량이나 덩어리 불량을 방지할 수 있다.
보호층(158)은 절연체를 포함할 수 있다. 보호층(158)은 예컨대, 무기 절연 물질을 포함할 수 있지만, 이에 대해서는 한정하지 않는다. 패시베이션층(157)과 보호층(158)은 동일한 절연 물질 또는 상이한 절연 물질을 포함할 수 있다. 예컨대, 패시베이션층(157)은 SiO2로 이루어지고, 보호층(158)은 SiNx로 이루어질 수 있다.
반도체 발광 소자(150A)가 챔버의 내측, 백플레인 기판 또는 또 따른 반도체 발광 소자(150A)와 충돌하더라도, 보호층(158)에 의해 제1 전극(154)이나 제1 도전형 반도체층(151)이 손상되거나 파편이 발생되지 않을 수 있다. 또한, 도 14에 도시한 바와 같이, 제1 과정을 통해 복수의 반도체 발광 소자(150A)가 자석(500)에 의해 이동되는 경우, 보호층(158)에 의해 제1 전극(154)이나 제1 도전형 반도체층(151)이 더 이상 노출되지 않아, 반도체 발광 소자(150A) 간에 당겨지는 힘이나 표면장력이 작용되지 않으므로, 체인 불량이나 덩어리 불량이 방지될 수 있다. 또한, 제1 전극(154)의 제2 도전층(154-2)이 자석(500)에 의해 자화되므로, 자석(500)에 대한 반응 속도가 증가되고 자석(500)을 향해 보다 신속이 이동됨으로써, 조립율이 향상될 수 있다.
보호층(158)은 적어도 제1 전극(154)을 보호해야 하므로, 보호층(158)은 제1 적극의 형상에 대응하는 형상을 가질 수 있다. 보호층(158)은 제1 전극(154)의 형상과 동일한 형상을 가질 수 있다. 보호층(158)은 제1 전극(154)을 덮을 수 있다. 보호층(158)을 통해 제1 전극(154)을 바라보는 시점에서 제1 전극(154)은 제1 전극(154) 상에 덮인 보호층(158)에 의해 보이지 않을 수 있다. 위에서 보았을 때, 보호층(158) 및 제1 전극(154)은 외부에 노출될 수 있다. 이때, 제1 전극(154)의 끝단(또는 상면(150a2))과 보호층(158)의 끝단(또는 상면(150a2))은 동일한 수평선 상에 위치될 수 있다. 보호층(158)의 끝단과 패시베이션층(157)의 상면(150a2)은 동일한 수평선 상에 위치될 수 있다. 제1 전극(154)의 끝단, 보호층(158)의 끝단 및 패시베이션층(157)의 상면(150a2)은 동일한 수평선 상에 위치될 수 있지만, 이에 대해서는 한정하지 않는다.
보호층(158)은 발광층(150a)의 측면(150a3) 상에 배치된 패시베이션층(157) 상에 배치될 수 있다. 보호층(158)은 발광층(150a)의 측면(150a3) 상에 배치된 제1 전극(154) 상에 배치될 수 있다.
한편, 보호층(158)이 유전율을 갖는 절연체를 포함하여 DEP force의 작용을 방해하는 역할을 하므로, 자가 조립시 반도체 발광 소자(150A)의 정조립이 방해되어 역조립되는 문제가 있다. 역조립되는 경우, 제3 공정에 의해 전기적 연결이 되더라도, 반도체 발광 소자(150A)에 전원이 인가되는 경우, 반도체 발광 소자(150A)의 역조립에 의해 반도체 발광 소자(150A)에 역바이어스 전압이 걸려 광이 발광되지 못하는 점등 불량이 발생될 수 있다.
이러한 문제를 해결하기 위해, 실시예에서, 보호층(158)의 두께(t3)는 매우 얇게 형성할 수 있다. 보호층(158)은 패시베이션층(157)의 두께(t1)의 1/10 이하의 두께(t3)를 가질 수 있다. 예컨대, 패시베이션층(157)의 두께(t1)가 500nm인 경우, 보호층(158)의 두께(t3)는 50nm일 수 있다. 예컨대, 패시베이션층(157)의 두께(t1)가 300nm인 경우, 보호층(158)의 두께(t3)는 30nm일 수 있다. 한편, 보호층(158)은 유전율이 가능한 작은 절연 물질로 이루어져, DEP force가 제1 전극(154)의 제3 도전층(154-3)에 영향을 미치는 것을 방해하지 않도록 할 수 있다.
이와 같이, 보호층(158)의 두께(t3)를 매우 얇게 함으로써, 제2 과정이 수행되는 경우 DEP force가 보호층(158)을 통과하여 제1 전극(154)에 영향을 주어 반도체 발광 소자(150A)의 제1 전극(154)이 조립홀(340H)의 바닥면(340_B)을 향해 위치될 수 있다. 즉, 보호층(158)의 얇은 두께(t3)에 의해 반도체 발광 소자(150A)가 조립홀(340H)에 정조립되어 점등 불량이 방지될 수 있다.
매우 얇은 두께(t3)를 갖는 보호층(158)에 의해 제1 전극(154)이나 제1 도전형 반도체층(151)이 보호되고, 제1 과정에서 발생되는 체인 불량이나 덩어리 불량이 방지될 뿐만 아니라 제2 과정시 반도체 발광 소자(150A)가 조립홀(340H)에 정조립되어 점등 불량이 방지될 수 있다.
한편, 외부 전원과의 전기적 연결을 위한 제1 전극(154) 및 제2 전극(155)이 구비될 수 있다. 제2 전극(155)은 p형 도펀트를 포함하는 제2 도전형 반도체층(153)에 접하는 것으로서, 아노드로 불릴 수 있다. 제1 전극(154)은 n형 도펀트를 포함하는 제1 도전형 반도체층(151)에 접하는 것으로서, 캐소드로 불릴 수 있다. 이에 따라, 제2 전극(155)에 양(+)의 전압이, 제1 전극(154)에 음(-)의 전압이 인가되어, 제2 도전형 반도체층(153)으로부터 활성층(152)을 경유하여 제1 도전형 반도체층(151)으로 구동 전류가 흐를 수 있다. 이러한 경우, 활성층(152)에서 구동 전류에 상응하는 휘도를 갖는 광이 생성되어 외부로 방출될 수 있다. 앞서 기술한 바와 같이, 발광층(150a)의 측면(150a3)과 하면(150a1) 사이의 내각(θ1)은 둔각을 가지므로, 발광층(150a)의 하면(150a1)과 측면(150a3)으로 진행된 광이 발광층(150a)의 하면과 측면을 통해 외측으로 방출되지 않고 반사되어 전방으로 방출됨으로써, 광 효율이 높아져 휘도가 향상될 수 있다.
제1 전극(154) 및 제2 전극(155)은 각각 복수의 도전층을 포함할 수 있다. 도전층은 금속, 금속 합금, 금속 산화물 등을 포함할 수 있다. 금속으로는 Au, Ag, Al, Ti, Ni, Fe, Mo, Cu 등이 사용될 수 있다. 금속 합금으로는 AuBe, AuGe, PdGe 등이 있다. 금속 산화물로는 ITO, IZO 등이 있다.
제2 전극(155)은 제2 도전형 반도체층(153) 상측 상에 배치될 수 있다. 제2 전극(155)은 발광층(150a)과 패시베이션층(157) 사이에 배치될 수 있다. 제2 전극(155)은 패시베이션층(157)에 의해 둘러싸일 수 있다. 제2 전극(155)은 패시베이션층(157)에 의해 덮일 수 있다.
한편, 제1 전극(154)은 발광층(150a)과 보호층(158) 사이에 배치될 수 있다.
앞서 기술한 바와 같이, 패시베이션층(157)은 발광층(150a)의 상면(150a2) 상에 배치되고 발광층(150a)의 측면(150a3)의 둘레를 따라 배치될 수 있다. 이러한 경우, 제1 전극(154)은 패시베이션층(157) 상에 배치될 수 있다. 즉, 제1 전극(154)은 발광층(150a)의 측면(150a3)의 둘레를 따라 배치된 패시베이션층(157) 상에 배치될 수 있다.
앞서 기술한 바와 같이, 제1 전극(154)의 끝단과 보호층(158)의 끝단은 동일한 수평선 상에 위치될 수 있다. 보호층(158)의 끝단과 패시베이션층(157)의 상면(150a2)은 동일한 수평선 상에 배치될 수 있다. 제1 전극(154)의 끝단과 패시베이션층(157)의 상면(150a2)은 동일한 수평선 상에 위치될 수 있다. 보호층(158)의 끝단, 제1 전극(154)의 끝단 및 패시베이션층(157)의 상면(150a2)은 동일한 수평선 상에 위치될 수 있다.
한편, 제1 전극(154)은 복수의 도전층을 포함할 수 있다.
복수의 도전층 중에 일부 도전층은 발광층(150a)의 하면(150a1) 상에만 배치될 수 있다. 복수의 도전층 중 적어도 하나 이상의 도전층은 발광층(150a)의 측면(150a3) 상에 배치될 수 있다.
예컨대, 제1 전극(154)은 제1 도전층(154-1), 제2 도전층(154-2) 및 제3 도전층(154-3)을 포함할 수 있다. 제1 도전층(154-1), 제2 도전층(154-2) 및 제3 도전층(154-3)은 각각은 금속, 금속 함금 등을 포함할 수 있다. 예컨대, 제1 도전층(154-1)은 AuGe, PdGe, Au 및 Ag으로 이루어진 그룹에서 선택된 적어도 하나를 포함하는 오믹 컨택층을 포함할 수 있다. 예컨대, 제2 도전층(154-2)은 Ti, Ni 및 Fe로 이루어진 그룹으로부터 선택된 적어도 하나를 포함하는 자성층을 포함할 수 있다. 예컨대, 제3 도전층(154-3)은 Ti, Ni, Mo, Cu, Au, Ag 및 Al로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함하는 측부 컨택층을 포함할 수 있다. 측부 컨택층은 전극층, 자성층, 반사층, 접합층 또는 확산 방지층 중 적어도 하나 이상의 층을 포함할 수 있다.
제1 도전층(154-1) 및 제2 도전층(154-2)은 발광층(150a)의 하면(150a1) 상에 배치될 수 있다. 즉, 제1 도전층(154-1)의 상면(150a2)은 제1 도전형 반도체층(151)의 하면(150a1)에 접하고, 제2 도전층(154-2)의 상면(150a2)은 제1 도전층(154-1)의 하면(150a1)에 접할 수 있다.
제3 도전층(154-3)은 발광층(150a)의 하면(150a1) 및 측면(150a3) 상에 배치될 수 있다. 제3 도전층(154-3)의 상면(150a2)은 제3 도전층(154-3)은 발광층(150a)의 하면(150a1) 상에서 제2 도전층(154-2)의 하면(150a1)에 접할 수 있다. 제3 도전층(154-3)은 제2 도전층(154-2)의 하면(150a1)으로부터 발광층(150a)의 측면(150a3)으로 연장될 수 있다. 제3 도전층(154-3)은 발광층(150a)의 측면(150a3) 둘레를 따라 패시베이션층(157)의 외 측면(150a3)에 접할 수 있다.
제3 과정에서 후공정이 수행되는 경우, 발광층(150a)의 측면(150a3) 상에 배치된 제1 전극(154)의 제3 도전층(154-3)에 전극 배선(360)이나 연결 전극(370)이 쉽게 연결될 수 있어, 연결 불량이 방지될 수 있다. 즉, 기존에는 솔더 본딩시 반도체 발광 소자(150A)와 조립 배선 간의 컨택 불량이나 전기적/광학적 특성이 저하되었다. 하지만, 제1 전극(154)의 제3 도전층(154-3)이 발광층(150a)의 측면(150a3) 상에 배치됨으로써, 열압착 공정 없이 제3 도전층(154-3)에 전극 배선(360)이 쉽게 연결되어, 컨택 불량이 방지되고 전기적/광학적 특성이 향상될 수 있다.
제1 도전층(154-1)은 제1 도전형 반도체층(151)과의 오믹 컨택 특성이 우수하여, 제1 도전층(154-1)에 의해 전기적 특성이 향상될 수 있다. 제2 도전층(154-2)에 의해 제1 과정이 수행되는 경우, 자석(500)에 의해 제2 도전층(154-2)이 자화되므로, 반도체 발광 소자(150A)가 즉각적으로 자석(500)을 향해 이동되어, 자가 조립시 조립 속도가 높아지고 조립율이 향상될 수 있다.
도 17 내지 도 27은 제1 실시예에 따른 반도체 발광 소자의 제조 공정을 도시한다.
도 17에 도시한 바와 같이, 성장 기판(400) 상에 발광층(150a)이 증착될 수 있다. 발광층(150a)은 MOCVD와 같은 증착 장비를 이용하여 성장기판 상에 증착될 수 있다. 발광층(150a)은 2족-6족 화합물 반도체 재질 또는 3족-5족 화합물 반도체 재질로 이루어질 수 있다. 발광층(150a)은 복수의 반도체층을 포함할 수 있다. 발광층(150a)은 적어도 하나 이상의 제1 도전형 반도체층(151), 활성층(152) 및 적어도 하나 이상의 제2 도전형 반도체층(153)을 포함할 수 있다.
도 18에 도시한 바와 같이, 발광층(150a) 상에 제2 전극(155), 제1 패시베이션층(157-1) 및 희생층(410)이 형성될 수 있다. 제2 전극(155)은 예컨대, ITO와 같은 투명한 도전층을 포함할 수 있다. 이에 따라, 발광층(150a)에서 생성된 광은 제2 전극(155)을 통해 외부로 방출될 수 있다. 제1 패시베이션층(157-1)은 무기물로 형성될 수 있다. 희생층(410)은 나중에 식각액에 의해 제거되는 것으로서, Al과 같은 금속으로 형성될 수 있다.
도 19에 도시한 바와 같이, 본딩층(430)을 이용하여 임시 기판(420)이 희생층(410)에 부착될 수 있다. 본딩층(430)은 예컨대, BCB와 같은 수지 재질로 형성될 수 있다. 임시 기판(420)은 사파이어로 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
도 20에 도시한 바와 같이, LLO 공정을 통해 성장 기판(400)이 제거될 수 있다. 성장 기판(400)이 제거됨으로써, 발광층(150a)의 일부, 즉 제1 도전형 반도체층(151)이 외부에 노출될 수 있다. 발광층(150a)의 용이한 성장을 위해 발광층(150a)이 증착되기 전에 성장 기판(400) 상에 언도프트층이 형성될 수 있다. 이러한 경우, 성장 기판(400)이 제거된 후, 제1 도전형 반도체층(151)이 노출되도록 언도프프트층이 식각 공정을 이용하여 제거될 수 있다.
도 21에 도시한 바와 같이, 상기 노출될 제1 도전형 반도체층(151)이 상측으로 위치되도로 임시 기판(420)이 뒤집어질 수 있다.
도 22에 도시한 바와 같이, 식각 공정을 통해 발광층(150a), 제2 전극(155), 제1 패시베이션층(157-1), 희생층(410) 및 본딩층(430)이 순차적으로 식각됨으로써, 서로 간에 이격된 복수의 칩(150a')이 형성될 수 있다.
발광층(150a) 상에 감광막이 코팅된 후 패터닝되어 PR 패턴이 형성되고, PR 패턴을 마스크로 하여 식각 공정이 수행될 수 있다. 발광층(150a)은 건식 식각을 통해 식각되고, 제2 전극(155) 및 희생층(410)은 습식 식각을 통해 식각될 수 있다. 제1 패시베이션층(157-1) 및 본딩층(430)은 건식 식각 또는 습식 식각을 통해 식각될 수 있다.
도 23에 도시한 바와 같이, 칩(150a')을 둘러싸도록 제2 패시베이션층(157-2)이 형성될 수 있다. 이에 따라, 제1 패시베이션층(157-1)과 제2 패시베이션층(157-2)에 의해 패시베이션층(157)이 구성될 수 있다. 제2 패시베이션층(157-2)은 제1 패시베이션층(157-1)과 동일한 무기물로 형성될 수 있지만, 이에 대해서는 한정하지 않는다. 제2 패시베이션층(157-2)과 제1 패시베이션층(157-1)이 동일한 무기물로 형성되는 경우, 제2 패시베이션층(157-2)과 제1 패시베이션층(157-1)은 일체로 형성될 수 있다.
제2 패시베이션층(157-2)은 제1 패시베이션층(157-1)의 두께(t1)보다 작은 두께(t2)를 가질 수 있다. 제1 패시베이션층(157-1)은 제2 과정에서 DEP force에 대해 밀쳐지는 힘을 증가시켜야 하고, 이를 위해서는 유전율이 커야 하므로, 제1 패시베이션층(157-1)의 두께(t1)가 크게 형성될 수 있다. 이에 반해, 제2 패시베이션층(157-2)은 이물질에 의해 제1 도전형 반도체층(151)과 제2 도전형 반도체층(153) 간의 전기적 쇼트를 방지하거나 제1 전극(154)의 제3 도전층(154-3)과 발광층(150a) 간의 전기적 쇼트를 방지하면(150a1) 족하다. 따라서, 제2 패시베이션층(157-2)의 두께(t2)는 제1 패시베이션층(157-1)의 두께(t1)에 비해 작을 수 있다.
도 24에 도시한 바와 같이, 제1 도전형 반도체층(151) 상에 제1 도전층(154-1) 및 제2 도전층(154-2)이 순차적으로 형성될 수 있다. 구체적으로, 패시베이션층(157) 상에 감광막이 코팅된 후 패터닝되어 PR 패턴(미도시)이 형성되고, PR 패턴을 마스크로 하여 식각 공정이 수행되어 제1 도전형 반도체층(151)이 노출되도록 패시베이션층(157), 즉 제1 패시베이션층(157-1)이 제거될 수 있다.
이후, 제1 도전층(154-1)과 제2 도전층(154-2)이 순차적으로 형성된 후 리프트오프 공정이 수행되어 PR 패턴이 제거됨으로써, 제1 도전형 반도체층(151) 상에 제1 도전층(154-1) 및 제2 도전층(154-2)이 패턴 형태로 형성될 수 있다. 제1 도전층(154-1) 및 제2 도전층(154-2)이 동일한 PR 패턴을 이용하여 형성되므로, 제1 도전층(154-1) 및 제2 도전층(154-2) 각각의 사이즈, 면적, 직경, 형상 모양 등이 동일할 수 있지만, 이에 대해서는 한정하지 않는다.
도 25에 도시한 바와 같이, 발광층(150a)을 감싸도록 제3 도전층(154-3)이 형성될 수 있다. 이에 따라, 제1 도전층(154-1), 제2 도전층(154-2) 및 제3 도전층(154-3)에 의해 제1 전극(154)이 구성될 수 있다.
제3 도전층(154-3)은 발광층(150a)의 상면(150a2) 상에 형성될 수 있다. 제3 도전층(154-3)은 발광층(150a)의 측면(150a3)의 둘레를 따라 형성될 수 있다.
제1 도전층(154-1), 제2 도전층(154-2) 및 제3 도전층(154-3)은 각각은 금속, 금속 함금 등을 포함할 수 있다. 예컨대, 제1 도전층(154-1)은 AuGe, PdGe, Au 및 Ag으로 이루어진 그룹에서 선택된 적어도 하나를 포함하는 오믹 컨택층을 포함할 수 있다. 예컨대, 제2 도전층(154-2)은 Ti, Ni 및 Fe로 이루어진 그룹으로부터 선택된 적어도 하나를 포함하는 자성층을 포함할 수 있다. 예컨대, 제3 도전층(154-3)은 Ti, Ni, Mo, Cu, Au, Ag 및 Al로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함하는 측부 컨택층을 포함할 수 있다. 측부 컨택층은 전극층, 자성층, 반사층, 접합층 또는 확산 방지층 중 적어도 하나 이상의 층을 포함할 수 있다.
도 26에 도시한 바와 같이, 제1 전극(154) 상에 보호층(158)이 형성될 수 있다. 보호층(158)은 발광층(150a)을 감싸도록 형성될 수 있다. 보호층(158)은 발광층(150a)의 상면(150a2) 상에 형성될 수 있다. 보호층(158)은 발광층(150a)의 측면(150a3)의 둘레를 따라 형성될 수 있다. 보호층(158)은 무기물을 포함할 수 있다. 보호층(158)은 패시베이션층(157)과 동이하거나 상이한 무기물을 포함할 수 있다.
따라서, 발광층(150a), 패시베이션층(157), 제1 전극(154), 제2 전극(155) 및 보호층(158)으로 구성된 반도체 발광 소자(150A)가 제조될 수 있다. 서로 분리된 복수의 칩(150a') 각각이 반도체 발광 소자(150A)로 제조될 수 있다.
도 27에 도시한 바와 같이, 식각액을 이용하여 희생층(410)이 제거됨으로써, 복수의 반도체 발광 소자(150A)가 임시 기판(420)으로부터 분리될 수 있다.
[제2 실시예]
도 28은 제2 실시예에 따른 반도체 발광 소자를 도시한 단면도이다.
제2 실시예는 제1 전극(154)의 제3 도전층(154-3) 및 보호층(158)을 제외하고 제1 실시예와 동일하다. 제2 실시예에서 제1 실시예와 동일한 구성 요소에 대해서는 동일한 도면 부호를 부여하고 상세한 설명을 생략한다.
도 28을 참조하면, 제2 실시예에 따른 반도체 발광 소자(150B)는 발광층(150a), 패시베이션층(157), 보호층(158), 제1 전극(154) 및 제2 전극(155)을 포함할 수 있다.
발광층(150a)의 측면(150a3)과 하면(150a1) 사이의 내각(θ1)은 둔각을 가질 수 있다. 발광층(150a)의 측면(150a3)과 상면(150a2) 사이의 내각(θ2)은 예각을 가질 수 있다. 발광층(150a)은 옆에서 볼 때 역사다리꼴 형상을 가질 수 있다. 예컨대, 발광층(150a)은 옆에서 볼 때 등변 사다리꼴 형상을 가질 수 있지만, 이에 대해서는 한정하지 않는다.
제1 전극(154)은 발광층(150a)을 감싸고, 제2 전극(155)은 발광층(150a)의 상면(150a2) 상에 배치될 수 있다. 제1 전극(154)은 제1 도전층(154-4), 제2 도전층(154-5) 및 제3 도전층(154-6)을 포함할 수 있다. 제1 도전층(154-4), 제2 도전층(154-5) 및 제3 도전층(154-6)은 금속을 포함할 수 있다. 제1 도전층(154-4)은 예컨대, 제1 도전층(154-4)은 Ag, Au 및 Al으로 이루어진 그룹에서 선택된 적어도 하나를 포함하는 반사층을 포함할 수 있다. 제2 도전층(154-5)은 자성층을 포함할 수 있다. 제3 도전층(154-6)은 측부 컨택층으로서, 제2 도전층(154-5)의 하면(150a1)으로부터 발광층(150a)의 측면(150a3) 상으로 연장되며 발광층(150a)의 측면(150a3)의 둘레를 따라 배치될 수 있다. 측부 컨택층은 전극층, 자성층, 반사층, 접합층 및 확산 방지층 중 적어도 하나 이상의 층을 포함할 수 있다.
패시베이션층(157)의 일부, 즉 제1 패시베이션층(157-1)은 제2 전극(155) 상에 배치되어 외부에 노출될 수 있다. 제1 전극(154)의 일부, 즉 제3 도전층(154-6)은 발광층(150a)의 하면(150a1) 및 측면(150a3) 상에 배치될 수 있다. 제2 과정이 수행되어 반도체 발광 소자(150B)가 조립홀(340H)에 근접하는 경우, DEP force에 대해 제1 전극(154)은 조립홀(340H)로 당겨지는 힘이 발생될 수 있다. 또한, 제1 전극(154)의 반대측에 위치된 패시베이션층(157), 즉 제1 패시베이션층(157-1)은 조립홀(340H)로부터 밀쳐지는 힘이 발생될 수 있다. 이에 따라, 제1 전극(154)이 조립홀(340H)의 바닥면(340_B)을 향하도록 정렬될 수 있다. 이후, DEP force에 의해 제1 전극(154)이 조립홀(340H)의 바닥면(340_B)으로 당겨져 반도체 발광 소자(150B)가 조립홀(340H)의 바닥면(340_B)에 접하거나 조립홀(340H)의 바닥면(340_B)에 인접하여 위치될 수 있다.
한편, 보호층(158)이 제1 전극(154)을 둘러쌀 수 있다. 즉, 보호층(158)이 제1 전극(154)을 덮어, 측방향에서 볼 때 보호층(158)에 의해 제1 전극(154)이 보이지 않을 수 있다. 보호층(158)은 제1 전극(154)의 형상에 대응하는 형상을 가질 수 있다. 보호층(158)은 제1 전극(154)의 제3 도전형 반도체층의 형상에 대응하는 형상을 가질 수 있다.
제1 공정이 수행되는 경우, 보호층(158)에 의해 반도체 발광 소자(150B)들 간의 체인 불량이나 덩어리 불량이 방지될 수 있다.
보호층(158)이 구비되지 않아 제1 전극(154)이 외부에 노출되는 경우나 보호층(158)뿐만 아니라 제1 전극(154)이 구비되지 않아 발광층(150a)의 제1 도전형 반도체층(151)이 외부에 누출될 수 있다. 이와 같이 외부에 노출된 제1 전극(154) 또는 제1 도전형 반도체층(151)을 포함하는 반도체 발광 소자(150B)들이 제1 공정을 통해 자석(500)을 향해 이동되는 경우, 반도체 발광 소자(150B)들 간에 달라붙어 체인 불량이나 덩어리 불량이 발생될 수 있다.
이러한 문제를 해결하기 위해, 실시예에서, 보호층(158)이 제1 전극(154)을 둘러싸도록 배치될 수 있다. 따라서, 제1 전극(154)을 둘러싼 보호층(158)에 의해 체인 불량이나 덩어리 불량이 방지될 수 있다.
한편, 보호층(158)이 유전율을 가지고 있어, DEP force에 대해 밀쳐지는 힘이 작용되고 또한 보호층(158)이 제1 전극(154)을 둘러싸고 있어 DEP force에 대해 당겨지는 힘이 작용되지 않을 수 있다. 이러한 경우, 반도체 발광 소자(150B)가 조립홀(340H)로 당겨지지 않아 조립되지 않아 조립 불량 및 점등 불량이 발생될 수 있다.
이러한 문제를 해결하기 위해, 실시예에서, 보호층(158)은 매우 얇은 두께(t3)를 가질 수 있다. 예컨대, 보호층(158)은 예컨대 제1 패시베이션층(157-1)의 두께(t1)의 1/0이하의 두께(t3)를 가질 수 있다. 이에 따라, DEP force가 보호층(158)을 통과하여 제1 전극(154)에 영향을 미쳐, 제1 전극(154)이 DEP force에 대해 조립홀(340H)로 당겨지는 힘이 발생되어 반도체 발광 소자(150B)가 조립홀(340H)에 조립되므로, 조립 불량 및 점등 불량이 방지될 수 있다.
한편, 실시예에서, 패시베이션층(157)의 제2 패시베이션층(157-2)의 일부가 외부에 노출될 수 있다.
즉, 제1 전극(154)의 제3 도전층(154-6)의 끝단이 패시베이션층(157)의 제1 패시베이션층(157-1)의 상면(150a2)보다 낮게 위치될 수 있다. 보호층(158)의 끝단이 패시베이션층(157)의 제1 패시베이션층(157-1)의 상면(150a2)보다 낮게 위치될 수 있다. 제1 전극(154)의 제3 도전층(154-6)의 끝단과 발광층(150a)의 상면(150a2)은 동일한 수평선 상에 위치될 수 있다. 보호층(158)의 끝단과 발광층(150a)의 상면(150a2)은 동일한 수평선 상에 위치될 수 있다. 보호층(158)의 끝단과 제1 전극(154)의 제3 도전층(154-6)의 끝단은 동일한 수평선 상에 위치될 수 있다. 이에 따라, 제1 전극(154)의 측면(150a3) 상에 배치된 패시베이션층(157)의 제2 패시베이션층(157-2)은 외부에 노출될 수 있다.
제1 전극(154)의 제3 도전층(154-6)의 끝단이 패시베이션층(157)의 제1 패시베이션층(157-1)의 상면(150a2)보다 낮게 위치되어, 제1 전극(154)의 측면(150a3) 상에 배치된 제2 패시베이션층(157-2)이 외부에 노출되는 경우, 제1 전극(154)의 제3 도전층(154-6)의 끝단, 보호층(158)의 끝단 및 상기 노출된 제2 패시베이션층(157-2)에 의해 리세스(156)가 형성될 수 있다. 리세스(156)는 발광층(150a)의 측면(150a3)의 둘레를 따라 형성될 수 있다.
나중에 설명하겠지만, 리세스(156)에 전극 배선(360)이 배치되어 제1 전극(154)의 제3 도전층(154-6)과 전기적으로 연결되는 경우, 리세스(156)에 의해 전극 배선(360)과 반도체 발광 소자(150B) 사이의 컨택 면적이 증가되어 전극 배선(360)의 고정성을 강화할 수 있다.
한편, 발광층(150a)은 복수의 반도체층을 포함할 수 있다. 발광층(150a)은 적어도 하나 이상의 제1 도전형 반도체층(151), 활성층(152) 및 적어도 하나 이상의 제2 도전형 반도체층(153)을 포함할 수 있다. 제1 도전형 반도체층(151)은 n형 도펀트를 포함하고, 제2 도전형 반도체층(153)은 p형 도펀트를 포함할 수 있다. 활성층(152)은 제1 도전형 반도체층(151) 아래에 배치되고, 제2 도전형 반도체층(153)은 활성층(152) 아래에 배치될 수 있다.
이러한 반도체층 간의 배치 구조는 제1 실시예와 상이하다. 즉, 제1 실시예에서는 제1 도전형 반도체층(151)이 활성층(152) 아래에 배치되는데 반해, 제2 실시예에서는 제1 도전형 반도체층(151)이 활성층(152) 상에 배치될 수 있다. 제1 실시예에서는 제2 도전형 반도체층(153)이 활성층(152) 상에 배치되는데 반해, 제2 실시예에서는 제2 도전형 반도체층(153)이 활성층(152) 아래에 배치될 수 있다.
제1 실시예에서, 제2 도전형 반도체층(153)이 p형 도펀트를 포함하는 p형 반도체층이므로, 전류 주입이 어려워 전류 스프레딩 효과를 얻기 위해 제2 도전형 반도체층(153)의 상면(150a2) 상에 제2 전극(155)으로서 투명한 도전층이 배치될 수 있다.
제2 실시예서도 제2 도전형 반도체층(153)이 활성층(152) 아래에 배치되므로, 제2 도전형 반도체층(153)의 하면(150a1) 상에 제4 도전층(154-7)이 배치될 수 있다. 제4 도전층(154-7)은 투명한 도전층으로서, ITO, IZO 등을 포함할 수 있다. 제4 도전층(154-7)은 제1 전극(154)에 포함될 수 있지만, 이에 대해서는 한정하지 않는다.
제4 도전층(154-7)이 투명하므로 발광층(150a)에서 생성된 광이 제4 도전층(154-7)을 통해 외부로 방출될 수 있다. 상부 발광 방식에서는 발광층(150a)의 광이 제2 전극(155)을 통해 전방으로 방출되어야 한다. 따라서, 제1 도전층(154-4)이 제4 도전층(154-7) 아래에 배치되어, 제1 도전층(154-4)에 의해 제4 도전층(154-7)을 통과한 광이 반사될 수 있다. 상기 반사된 광이 제2 전극(155)을 통해 전방으로 방출됨으로써, 광 효율 및 휘도가 향상될 수 있다.
한편, 제1 도전층(154-4)의 사이즈가 제4 도전층(154-7)의 사이즈보다 작은 경우, 제3 도전층(154-6) 또한 반사층으로서, 제4 도전층(154-7)을 통과한 광이 제3 도전층(154-6)에 의해 반사될 수 있다. 상기 반사된 광이 제2 전극(155)을 통해 전방으로 방출됨으로써, 광 효율 및 휘도가 향상될 수 있다.
제3 도전층(154-6)은 복수의 층으로서, 복수의 층은 각각 전극층, 자성층, 반사층, 접합층 및 확산 방지층일 수 있다.
한편, 제1 실시예(도 13)는 적색 반도체 발광 소자(150B)이고, 제2 실시예(도 28)는 녹색 반도체 발광 소자(150B) 또는 청색 반도체 발광 소자(150B)일 수 있지만, 이에 대해서는 한정하지 않는다.
도 29 내지 도 41은 제2 실시예에 따른 반도체 발광 소자의 제조 공정을 도시한다.
도 29는 도 17과 동일하다. 성장 기판(400) 상에 발광층(150a)이 증착될 수 있다. 발광층(150a)은 적어도 하나 이상의 제1 도전형 반도체층(151), 제1 도전형 반도체층(151) 상에 활성층(152) 및 활성층(152) 상에 적어도 하나 이상의 제2 도전형 반도체층(153)을 포함할 수 있다.
도 30에 도시한 바와 같이, 발광층(150a)의 상면(150a2) 상에 제4 도전층(154-7)이 형성될 수 있다.
도 31에 도시한 바와 같이, 식각 공정을 통해 제4 도전층(154-7) 및 발광층(150a)이 순차적으로 식각됨으로써, 서로 간에 이격된 복수의 칩(150a')이 형성될 수 있다. 이때, 성장 기판(400)의 상면(150a2) 일부도 제거될 수 있다.
도 32에 도시한 바와 같이, 제2 패시베이션층(157-2)이 성장 기판(400) 상에 형성될 수 있다. 제2 패시베이션층(157-2)은 복수의 칩(150a') 각각을 둘러쌀 수 있다.
도 33에 도시한 바와 같이, 제4 도전층(154-7) 상에 제1 도전층(154-4) 및 제2 도전층(154-5)이 순차적으로 형성될 수 있다.
구체적으로, 제2 패시베이션층(157-2) 상에 감광막이 코팅된 후 패터닝되어 PR 패턴(미도시)이 형성되고, PR 패턴을 마스크로 하여 식각 공정이 수행되어 제4 도전층(154-7)이 노출되도록 제2 패시베이션층(157-2)이 제거될 수 있다.
이후, 제1 도전층(154-4)과 제2 도전층(154-5)이 순차적으로 형성된 후 리프트오프 공정이 수행되어 PR 패턴이 제거됨으로써, 제4 도전층(154-7) 상에 제1 도전층(154-4) 및 제2 도전층(154-5)이 패턴 형태로 형성될 수 있다. 제1 도전층(154-4) 및 제2 도전층(154-5)이 동일한 PR 패턴을 이용하여 형성되므로, 제1 도전층(154-4) 및 제2 도전층(154-5) 각각의 사이즈, 면적, 직경, 형상 모양 등이 동일할 수 있지만, 이에 대해서는 한정하지 않는다.
도 34에 도시한 바와 같이, 발광층(150a)을 감싸도록 제3 도전층(154-6)이 형성될 수 있다. 이에 따라, 제1 도전층(154-4), 제2 도전층(154-5), 제3 도전층(154-6) 및 제4 도전층(154-7)에 의해 제1 전극(154)이 구성될 수 있다.
제3 도전층(154-6)은 발광층(150a)의 상면(150a2) 상에 형성될 수 있다. 제3 도전층(154-6)은 발광층(150a)의 측면(150a3)의 둘레를 따라 형성될 수 있다.
제1 도전층(154-4), 제2 도전층(154-5) 및 제3 도전층(154-6)은 각각은 금속, 금속 함금 등을 포함할 수 있다. 예컨대, 제1 도전층(154-4)은 AuGe, PdGe, Au 및 Ag으로 이루어진 그룹에서 선택된 적어도 하나를 포함하는 오믹 컨택층을 포함할 수 있다. 예컨대, 제2 도전층(154-5)은 Ti, Ni 및 Fe로 이루어진 그룹으로부터 선택된 적어도 하나를 포함하는 자성층을 포함할 수 있다. 예컨대, 제3 도전층(154-6)은 Ti, Ni, Mo, Cu, Au, Ag 및 Al로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함하는 측부 컨택층을 포함할 수 있다. 측부 컨택층은 전극층, 자성층, 반사층, 접합층 및 확산 방지층 중 적어도 하나 이상의 층을 포함할 수 있다.
도 35에 도시한 바와 같이, 성장 기판(400) 상에 보호층(158)이 형성될 수 있다. 보호층(158)이 제1 전극(154)의 제3 도전층(154-6) 상에 형성될 수 있다. 보호층(158)은 발광층(150a)을 감싸도록 형성될 수 있다. 보호층(158)은 발광층(150a)의 상면(150a2) 상에 형성될 수 있다. 보호층(158)은 발광층(150a)의 측면(150a3)의 둘레를 따라 형성될 수 있다. 보호층(158)은 무기물을 포함할 수 있다. 보호층(158)은 패시베이션층(157)과 동이하거나 상이한 무기물을 포함할 수 있다.
도 36에 도시한 바와 같이, 임시 기판(420) 상에 희생층(410)이 형성될 수 있다. 희생층(410)은 Al과 같은 금속을 포함할 수 있다.
도 37에 도시한 바와 같이, 본딩층(430)을 이용하여 임시 기판(420)이 희생층(410)에 부착될 수 있다. 본딩층(430)은 예컨대, BCB와 같은 수지 재질로 형성될 수 있다. 임시 기판(420)은 사파이어로 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
도 38에 도시한 바와 같이, 성장 기판(400)이 상부 방향을 향하도록 뒤집힌 후, LLO 공정을 통해 성장 기판(400)이 제거될 수 있다. 성장 기판(400)이 뒤집히지 않고 성장 기판(400)이 제거될 수도 있다.
성장 기판(400)이 제거됨으로써, 발광층(150a)의 일부, 즉 제1 도전형 반도체층(151)이 외부에 노출될 수 있다. 발광층(150a)의 용이한 성장을 위해 발광층(150a)이 증착되기 전에 성장 기판(400) 상에 언도프트층이 형성될 수 있다. 이러한 경우, 성장 기판(400)이 제거된 후, 제1 도전형 반도체층(151)이 노출되도록 언도프프트층이 식각 공정을 이용하여 제거될 수 있다.
도 39에 도시한 바와 같이, 상기 노출된 제1 도전형 반도체층(151) 상에 제2 전극(155)이 형성될 수 있다. 제2 전극(155)은 ITO, IZO 등을 포함하는 투명한 도전층을 포함할 수 있다.
도 40에 도시한 바와 같이, 제2 전극(155) 상에 제1 패시베이션층(157-1)이 형성될 수 있다. 제1 패시베이션층(157-1)과 제2 패시베이션층(157-2)을 동일하거나 상이한 무기물을 포함할 수 있다. 제1 패시베이션층(157-1)과 제2 패시베이션층(157-2)이 동일한 무기물을 포함하는 경우, 제1 패시베이션층(157-1)의 형성에 의해 제1 패시베이션층(157-1)과 제2 패시베이션층(157-2)이 일체로 형성될 수 있다. 제1 패시베이션층(157-1)과 제2 패시베이션층(157-2)에 의해 패시베이션층(157)이 구성될 수 있다.
따라서, 발광층(150a), 패시베이션층(157), 제1 전극(154), 제2 전극(155) 및 보호층(158)으로 구성된 반도체 발광 소자(150B)가 제조될 수 있다.
도 41에 도시한 바와 같이, 식각액을 이용하여 희생층(410)이 제거됨으로써, 복수의 반도체 발광 소자(150B)가 임시 기판(420)으로부터 분리될 수 있다.
도 42는 제1 실시예에 따른 백플레인 기판을 도시한 평면도이다. 도 43은 제1 실시예에 따른 백플레인 기판을 도시한 단면도이다.
도 42 및 도 43을 참조하면, 제1 실시예에 따른 백플레인 기판(300A)은 기판(310), 복수의 제1 조립 배선(321), 복수의 제2 조립 배선(322-1, 322-2, 322-3), 절연층(330) 및 격벽(340)을 포함할 수 있다.
제1 실시예에 따른 백플레인 기판(300A)은 디스플레이 장치를 제조하기 위한 기판으로서, 하부 기판으로 불릴 수 있다. 이 백플레인 기판(300A) 상에 서로 상이한 컬러 광을 발광하는 복수의 반도체 발광 소자가 배치되고, 이들 반도체 발광 소자 각각이 전기적으로 연결됨으로써, 디스플레이 장치가 제조될 수 있다. 전기적 연결이 완료된 후 상부 기판이나 봉지재가 배치될 수도 있다.
기판(310)은 그 기판(310) 상에 배치되는 다양한 구성 요소들을 수용하고 지지하는 부재로서, 리지드 기판 또는 플렉서블 기판을 포함할 수 있다. 예컨대, 기판(310)은 내구성, 내열성, 절연성 등의 특성이 우수한 재질로서, 플라스틱 재질, 수지 재질, 유리, 세라믹 재질, 알루미늄 합금, 탄소 합금 등을 포함할 수 있다.
기판(310) 상에 복수의 화소(PX)가 정의되고, 복수의 화소(PX) 각각은 복수의 서브 화소(PX)를 포함할 수 있다. 화소(PX)는 풀 컬러를 구현하여 영상을 디스플레이하기 위한 최소 단위일 수 있다.
화소(PX)는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있지만, 이보다 더 많은 서브 화소(PX)를 포함할 수 있다. 제1 서브 화소(PX1) 상에 제1 컬러 광을 발광하는 제1 반도체 발광 소자가 배치되고, 제2 서브 화소(PX2) 상에 제2 컬러 광을 발광하는 제2 반도체 발광 소자가 배치되며, 제3 서브 화소(PX3) 상에 제3 컬러 광을 발광하는 제3 반도체 발광 소자가 배치될 수 있다. 예컨대, 제1 반도체 발광 소자는 적색 광을 발광하는 적색 반도체 발광 소자이고, 제2 반도체 발광 소자는 녹색 광을 발광하는 녹색 반도체 발광 소자이며, 제3 반도체 발광 소자는 청색 광을 발광하는 청색 반도체 발광 소자일 수 있지만, 이에 대해서는 한정하지 않는다.
도면에는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각의 면적이 상이하지만, 동일할 수도 있다.
제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)는 각각 제1 조립 배선(321-1 내지 321-3) 및 제2 조립 배선(322-1, 322-2, 322-3)을 포함할 수 있다. 즉, 한 쌍의 조립 배선이 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각에 배치될 수 있다. 제1 조립 배선(321-1 내지 321-3) 및 제2 조립 배선(322-1, 322-2, 322-3)은 DEP force를 형성하기 위해 교류 전압이 인가될 수 있다.
절연층(330)은 기판(310) 상에 배치될 수 있다. 절연층(330)은 무기물을 포함할 수 있다. 절연층(330)은 백플레인 기판(300A)이 자가 조립을 위해 유체에 투입되는 경우, 유체에 제1 조립 배선(321-1 내지 321-3) 및 제2 조립 배선(322-1, 322-2, 322-3)이 노출되지 않도록 할 수 있다. 절연층(330)은 유전율을 갖는 것으로서, DEP force의 형성에 기여할 수 있다.
격벽(340)은 절연층(330) 상에 배치될 수 있다. 격벽(340)은 복수의 조립홀(340H1 내지 340H3)을 포함할 수 이다. 조립홀(340H1 내지 340H3)은 적어도 하나 이상의 반도체 발광 소자가 조립되는 사이트일 수 있다. 조립홀(340H1 내지 340H3)은 자가조립시 유체 내에 이동 중인 복수의 반도체 발광 소자 중에서 기 설정된 반도체 발광 소자의 조립을 유도하여 주고 상기 조립된 반도체 발광 소자의 이탈을 방지하여 줄 수 있다. 조립홀(340H1 내지 340H3)은 격벽(340)을 패터닝하여 형성될 수 있다. 격벽(340)은 유기물을 포함하는 것으로서, 습식 식각을 통해 쉽게 패터닝이 가능하다.
실시예에서, 조립홀(340H1 내지 340H3)은 그 조립홀(340H1 내지 340H3)에 조립될 반도체 발광 소자의 대응하는 형상을 가질 수 있다. 제1 서브 화소(PX1)에 형성된 제1 조립홀(340H1)은 제1 반도체 발광 소자의 형상에 대응하는 형상을 가질 수 있다. 제2 서브 화소(PX2)에 형성된 제2 조립홀(340H2)은 제2 반도체 발광 소자의 형상에 대응하는 형상을 가질 수 있다. 제3 서브 화소(PX3)에 형성된 제3 조립홀(340H3)은 제3 반도체 발광 소자의 형상에 대응하는 형상을 가질 수 있다.
앞서 기술한 바와 같이, 제1 및 제2 실시예에 따른 반도체 발광 소자(150A, 150B)에서 발광층(150a)의 측면(150a3)과 하면(150a1) 사이의 내각(θ1)이 둔각을 갖는 역사다리꼴 형상을 가지므로, 조립홀(340H1 내지 340H3) 또한 반도체 발광 소자(150A, 150B)의 형상에 대응하는 형상을 가질 수 있다. 조립홀(340H1 내지 340H3)의 내 측면(340_I) 및 바닥면(340_B) 사이의 제2 내각(θ21, θ22, θ23)은 둔각을 가질 수 있다. 바닥면(340_B)은 절연층(330)의 상면(150a2)일 수 있다.
반도체 발광 소자의 발광층(150a)의 측면(150a3)과 하면(150a1) 사이의 제1 내각(θ11, θ12, θ13)과 조립홀(340H1 내지 340H3)의 측면(150a3)과 바닥면(340_B) 사이의 제2 내각(θ21, θ22, θ23)은 각각 둔각을 가질 수 있다.
일 예로써, 제1 내각(θ11, θ12, θ13)과 제2 내각(θ21, θ22, θ23)은 서로 동일할 수 있다. 다른 예로써, 제1 내각(θ11, θ12, θ13)과 제2 내각(θ21, θ22, θ23)은 서로 상이할 수 있다.
또 다른 예로서, 제2 내각(θ21, θ22, θ23)은 제1 내각(θ11, θ12, θ13)에 대해 ±10° 이내일 수 있다. 즉, 제2 내각(θ21, θ22, θ23)은 제1 내각(θ11, θ12, θ13)보다 -10°이내로 작을 수 있다. 제2 내각(θ21, θ22, θ23)은 제1 내각(θ11, θ12, θ13)보다 +10°이내로 클 수 있다. 예컨대, 제1 내각(θ11, θ12, θ13)이 160°인 경우, 제2 내각(θ21, θ22, θ23)은 150° 내지 170°일 수 있다.
한편, 제2 내각(θ21, θ22, θ23)은 제1 조립홀(340H1), 제2 조립홀(340H2) 및 제3 조립홀(340H3)에서 동일할 수 있다. 이러한 경우, 제1 반도체 발광 소자, 제2 반도체 발광 소자 및 제3 반도체 발광 소자는 동일한 모양을 가질 수 있다. 제1 반도체 발광 소자, 제2 반도체 발광 소자 및 제3 반도체 발광 소자는 서로 상이한 사이즈를 가질 수 있지만, 이에 대해서는 한정하지 않는다.
도시되지 않았지만, 제2 내각(θ21, θ22, θ23)은 제1 조립홀(340H1), 제2 조립홀(340H2) 및 제3 조립홀(340H3)에서 상이할 수 있다. 예컨대, 제1 조립홀(340H1)에서의 제2 내각(θ21, θ22, θ23)이 가장 크고, 그 다음 제2 조립홀(340H2)에서의 제2 내각(θ21, θ22, θ23)이 크며, 제3 조립홀(340H3)에서의 제2 내각(θ21, θ22, θ23)이 가장 작을 수 있다.
실시예에서, 제1 조립홀(340H1), 제2 조립홀(340H2) 및 제3 조립홀(340H3)은 각각 하측, 즉 바닥면(340_B)에 정의된 최소 직경(D11, D21, D31)과 상측에 정의된 최대 직경(D12, D22, D32)을 가질 수 있다. 이러한 경우, 최소 직경(D11, D21, D31) 및/또는 최대 직경(D12, D22, D32)은 제1 조립홀(340H1), 제2 조립홀(340H2) 및 제3 조립홀(340H3)에서 서로 상이할 수 있다.
도 42 및 도 43에 도시한 바와 같이, 제1 조립홀(340H1), 제2 조립홀(340H2) 및 제3 조립홀(340H3) 각각의 최소 직경(D11, D21, D31) 및/또는 최대 직경(D12, D22, D32)이 상이할 수 있지만, 이에 대해서는 한정하지 않는다. 제1 조립홀(340H1)의 최대 직경(D12)이 가장 크고, 그 다음 제2 조립홀(340H2)의 최대 직경(D22)이 크며, 제3 조립홀(340H3)의 최대 직경(D32)이 가장 작을 수 있다. 제1 조립홀(340H1)의 최소 직경(D11)이 가장 크고, 그 다름 제2 조립홀(340H2)의 최소 직경(D21)이 크며, 제3 조립홀(340H3)의 최소 직경(D31)이 가장 작을 수 있다.
도 42 및 도 43에서 제1 조립홀(340H1), 제2 조립홀(340H2) 및 제3 조립홀(340H3) 각각의 제2 내각(θ21, θ22, θ23)은 서로 동일할 수 있지만, 이에 대해서는 한정하지 않는다.
도 44는 제1 실시예에 따른 백플레인 기판 상에 화소를 구성하는 제1 반도체 발광 소자 내지 제3 반도체 발광 소자가 조립된 모습을 도시한 단면도이다.
도 44는 도 42 및 도 43에 도시된 백플레인 기판(300A)의 복수의 화소(PX) 각각의 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각에 제1 반도체 발광 소자(150R), 제2 반도체 발광 소자(150G) 및 제3 반도체 발광 소자(150B)가 배치될 수 있다.
제1 반도체 발광 소자(150R), 제2 반도체 발광 소자(150G) 및 제3 반도체 발광 소자(150B)가 서로 상이한 모양을 가지고, 백플레인 기판(300A) 상의 제1 조립홀(340H1), 제2 조립홀(340H2) 및 제3 조립홀(340H3)은 각각 제1 반도체 발광 소자(150R), 제2 반도체 발광 소자(150G) 및 제3 반도체 발광 소자(150B)의 형상에 대응하는 형상을 가질 수 있다. 즉, 제1 조립홀(340H1), 제2 조립홀(340H2) 및 제3 조립홀(340H3)의 형상은 서로 상이할 수 있다.
제1 반도체 발광 소자(150R), 제2 반도체 발광 소자(150G) 및 제3 반도체 발광 소자(150B)가 동시에 백플레인 기판(300A) 상에 조립될 수 있다.
먼저, 유체 내에 복수의 제1 반도체 발광 소자(150R), 복수의 제2 반도체 발광 소자(150G) 및 복수의 제3 반도체 발광 소자(150B)가 분산될 수 있다. 이어서, 자석(500)에 형성된 자기장을 이용하여 유체 내의 복수의 제1 반도체 발광 소자(150R), 복수의 제2 반도체 발광 소자(150G) 및 복수의 제3 반도체 발광 소자(150B)가 자석(500)을 향해 이동할 수 있다. 이에 따라, 복수의 제1 반도체 발광 소자(150R), 복수의 제2 반도체 발광 소자(150G) 및 복수의 제3 반도체 발광 소자(150B)가 백플레인 기판(300A) 상으로 이동될 수 있다.
이어서, 백플레인 기판(300A) 상의 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각에 배치된 제1 조립 배선(321-1 내지 321-3) 및 제2 조립 배선(322-1, 322-2, 322-3)에 인가된 교류 전압에 의해 DEP force가 형성될 수 있다. 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각에 형성된 DEP force에 의해 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 상에 위치된 반도체 발광 소자(150R, 150G, 150B)가 조립될 수 있다.
제1 반도체 발광 소자(150R), 제2 반도체 발광 소자(150G) 및 제3 반도체 발광 소자(150B)의 형상이 서로 상이하고, 제1 조립홀(340H1), 제2 조립홀(340H2), 제3 조립홀(340H3) 각각의 제2 내각(θ21, θ22, θ23)이 제1 반도체 발광 소자(150R), 제2 반도체 발광 소자(150G) 및 제3 반도체 발광 소자(150B) 각각의 제1 내각(θ11, θ12, θ13)과 동일하거나 소정 오차(±10°)이내이므로, 제1 반도체 발광 소자(150R)는 제1 조립홀(340H1)에 조립되고, 제2 반도체 발광 소자(150G)는 제2 조립홀(340H2)에 조립되며, 제3 반도체 발광 소자(150B)는 제3 조립홀(340H3)에 조립될 수 있다. 여기서, 제1 내각(θ11, θ12, θ13)과 제2 내각(θ21, θ22, θ23)은 둔각일 수 있다.
예컨대, 제2 반도체 발광 소자(150G)나 제3 반도체 발광 소자(150B)가 제1 조립홀(340H1)에 오조립될 수 있다. 이러한 경우, 제1 조립홀(340H1)의 형상이 제1 반도체 발광 소자(150R)나 제2 반도체 발광 소자(150G)의 형상에 대응하지 않고 제1 조립홀(340H1)의 제2 내각(θ21, θ22, θ23)과 제1 반도체 발광 소자(150R)나 제2 반도체 발광 소자(150G)의 제1 내각(θ11, θ12, θ13)이 동일하지 않으며 또한 소정 오차(±10°)를 벗어나므로, 제1 조립홀(340H1)에 오조립된 제1 반도체 발광 소자(150R)나 제2 반도체 발광 소자(150G)는 제1 조립홀(340H1)에 고정되지 않고 곧바로 제1 조립홀(340H1) 밖으로 이탈될 수 있다.
예컨대, 제1 반도체 발광 소자(150R)의 하면(150a1)의 직경은 제2 조립홀(340H2)의 상측에 정의된 최대 직경(D22)보다 크므로, 제1 반도체 발광 소자(150R)는 제2 조립홀(340H2)이나 제3 조립홀(340H3)에 조립될 수 없다. 예컨대, 제2 반도체 발광 소자(150G)의 하면(150a1)의 직경은 제3 조립홀(340H3)의 상측에 정의된 최대 직경(D32)보다 크므로, 제2 반도체 발광 소자(150G)는 제3 조립홀(340H3)에 조립될 수 없다.
따라서, 제1 반도체 발광 소자(150R), 제2 반도체 발광 소자(150G) 및 제3 반도체 발광 소자(150B)가 동시에 백플레인 기판(300A) 상에 조립되더라도, 혼색 불량 없이 제1 반도체 발광 소자(150R), 제2 반도체 발광 소자(150G) 및 제3 반도체 발광 소자(150B)가 자신이 조립되어야 할 조립홀(340H1 내지 340H3)에 정조립될 수 있다. 즉, 제1 반도체 발광 소자(150R)는 제2 조립홀(340H2)이나 제3 조립홀(340H3)에 오조립되지 않고 제1 조립홀(340H1)에 정조립될 수 있다. 제2 반도체 발광 소자(150G)는 제1 조립홀(340H1)이나 제3 조립홀(340H3)에 오조립되지 않고 제2 조립홀(340H2)에 정조립될 수 있다. 제3 반도체 발광 소자(150B)는 제1 조립홀(340H1)이나 제2 조립홀(340H2)에 오조립되지 않고 제3 조립홀(340H3)에 정조립될 수 있다.
아울러, 제1 반도체 발광 소자(150R), 제2 반도체 발광 소자(150G) 및 제3 반도체 발광 소자(150B)의 형상이 서로 상이하고, 제1 조립홀(340H1), 제2 조립홀(340H2), 제3 조립홀(340H3) 각각의 제2 내각(θ21, θ22, θ23)이 제1 반도체 발광 소자(150R), 제2 반도체 발광 소자(150G) 및 제3 반도체 발광 소자(150B) 각각의 제1 내각(θ11, θ12, θ13)과 동일하거나 소정 오차(±10°)이내가 되도록 백플레인 기판(300A)이 설계됨으로써, 제1 반도체 발광 소자(150R), 제2 반도체 발광 소자(150G) 및 제3 반도체 발광 소자(150B)가 동시에 백플레인 기판(300A) 상에 조립되어 조립율이 현저하게 향상되어, 조립 공정 시간이 획기적으로 단축될 수 있다.
도 45는 제2 실시예에 따른 백플레인 기판을 도시한 평면도이다. 도 46은 제2 실시예에 따른 백플레인 기판을 도시한 단면도이다.
제2 실시예는 제1 조립홀(340H1), 제2 조립홀(340H2) 및 제3 조립홀(340H3) 각각의 제2 내각(θ21, θ22, θ23)이 상이한 것을 제외하고 제1 실시예(도 42 및 도 43)와 동일하다. 제2 실시에에서 제1 실시예(도 42 및 도 43)와 동일한 구성 요소에 대해서는 동일한 도면 부호를 부여하고 상세한 설명을 생략한다.
도 45 및 도 46를 참조하면, 제1 실시예에 따른 백플레인 기판(300B)은 기판(310), 복수의 제1 조립 배선(321-1 내지 321-3), 복수의 제2 조립 배선(322-1, 322-2, 322-3), 절연층(330) 및 격벽(340)을 포함할 수 있다.
기판(310) 상에 복수의 화소(PX)가 정의되고, 복수의 화소(PX) 각각은 복수의 서브 화소(PX)를 포함할 수 있다. 화소(PX)는 풀컬러를 구현하여 영상을 디스플레이하기 위한 최소 단위일 수 있다.
화소(PX)는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있지만, 이보다 더 많은 서브 화소(PX)를 포함할 수 있다. 제1 서브 화소(PX1) 상에 제1 컬러 광을 발광하는 제1 반도체 발광 소자(150R)가 배치되고, 제2 서브 화소(PX2) 상에 제2 컬러 광을 발광하는 제2 반도체 발광 소자(150G)가 배치되며, 제3 서브 화소(PX3) 상에 제3 컬러 광을 발광하는 제3 반도체 발광 소자(150B)가 배치될 수 있다. 예컨대, 제1 반도체 발광 소자(150R)는 적색 광을 발광하는 적색 반도체 발광 소자이고, 제2 반도체 발광 소자(150G)는 녹색 광을 발광하는 녹색 반도체 발광 소자이며, 제3 반도체 발광 소자(150B)는 청색 광을 발광하는 청색 반도체 발광 소자일 수 있지만, 이에 대해서는 한정하지 않는다.
도면에는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각의 면적이 상이하지만, 동일할 수도 있다.
제1 조립홀(340H1), 제2 조립홀(340H2) 및 제3 조립홀(340H3)은 각각 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)에 형성될 수 있다.
제1 조립홀(340H1), 제2 조립홀(340H2) 및 제3 조립홀(340H3) 각각의 제2 내각(θ21, θ22, θ23)은 상이할 수 있다. 제1 조립홀(340H1)의 제2 내각(θ21, θ22, θ23)이 가장 작고, 그 다음에 제2 조립홀(340H2)의 제2 내각(θ21, θ22, θ23)이 작으며, 제3 조립홀(340H3)의 제2 내각(θ21, θ22, θ23)이 가장 클 수 있다.
한편, 제1 조립홀(340H1), 제2 조립홀(340H2) 및 제3 조립홀(340H3) 각각의 최소 직경(D11, D21, D31) 및/또는 최대 직경(D12, D22, D32)이 상이할 수 있다. 제1 조립홀(340H1)의 최소 직경(D11)이 가장 크고, 그 다음에 제2 조립홀(340H2)의 최소 직경(D21)이 작으며, 제3 조립홀(340H3)의 최소 직경(D31)이 가장 작다. 제1 조립홀(340H1)의 최대 직경(D12)이 가장 작고, 그 다음과 제2 조립홀(340H2)의 최대 직경(D22)이 크며, 제3 조립홀(340H3)의 최대 직경(D32)이 가장 크다. 이에 따라, 제1 조립홀(340H1), 제2 조립홀(340H2) 및 제3 조립홀(340H3)의 제2 내각(θ21, θ22, θ23)은 제1 조립홀(340H1), 제2 조립홀(340H2) 및 제3 조립홀(340H3)의 순서로 커질 수 있다.
이와 같이, 서로 상이한 제2 내각(θ21, θ22, θ23)을 갖는 제1 조립홀(340H1), 제2 조립홀(340H2) 및 제3 조립홀(340H3) 각각의 형상에 대응하는 형상을 갖는 제1 반도체 발광 소자(150R), 제2 반도체 발광 소자(150G) 및 제3 반도체 발광 소자(150B)가 구비될 수 있다. 이러한 경우, 도 47에 도시한 바와 같이, 자가조립시 제1 반도체 발광 소자(150R), 제2 반도체 발광 소자(150G) 및 제3 반도체 발광 소자(150B)가 각각 동시에 제1 조립홀(340H1), 제2 조립홀(340H2) 및 제3 조립홀(340H3)에 조립될 수 있다.
예컨대, 제1 반도체 발광 소자(150R)의 하면(150a1)의 직경이 제2 조립홀(340H2)의 최소 직경(D21)보다 크므로, 제1 반도체 발광 소자(150R)가 제2 조립홀(340H2)이나 제3 조립홀(340H3)에 조립될 수 없다.
제3 반도체 발광 소자(150B)의 상면(150a2)의 직경이 제2 조립홀(340H2)의 최대 직경(D22)보다 크므로, 제3 반도체 발광 소자(150B)가 제1 조립홀(340H1)이나 제2 조립홀(340H2)에 조립될 수 없다. 즉, 제3 반도체 발광 소자(150B)가 제1 조립홀(340H1)에 조립되기 위해 삽입되다가 제1 조립홀(340H1)의 최대 직경(D12)과 동일한 제3 반도체 발광 소자(150B)의 하측과 상측 사이의 어느 지점이 제1 조립홀(340H1)의 상측에 걸려 더 이상 조립홀(340H1 내지 340H3)의 바닥면(340_B)을 향해 삽입되지 못한다. 이러한 경우, 제3 반도체 발광 소자(150B)의 하측이 제1 조립홀(340H1)의 바닥면(340_B)으로부터 멀리 이격되어 있어 DEP force가 제3 반도체 발광 소자(150B)에 영향을 크게 주지 못해 제3 반도체 발광 소자(150B)가 고정되지 못하여 곧바로 제1 조립홀(340H1) 밖으로 이탈된다.
따라서, 제1 반도체 발광 소자(150R), 제2 반도체 발광 소자(150G) 및 제3 반도체 발광 소자(150B)가 동시에 백플레인 기판(300B) 상에 조립되더라도, 혼색 불량 없이 제1 반도체 발광 소자(150R), 제2 반도체 발광 소자(150G) 및 제3 반도체 발광 소자(150B)가 자신이 조립되어야 할 조립홀(340H1 내지 340H3)에 정조립될 수 있다. 즉, 제1 반도체 발광 소자(150R)는 제2 조립홀(340H2)이나 제3 조립홀(340H3)에 오조립되지 않고 제1 조립홀(340H1)에 정조립될 수 있다. 제2 반도체 발광 소자(150G)는 제1 조립홀(340H1)이나 제3 조립홀(340H3)에 오조립되지 않고 제2 조립홀(340H2)에 정조립될 수 있다. 제3 반도체 발광 소자(150B)는 제1 조립홀(340H1)이나 제2 조립홀(340H2)에 오조립되지 않고 제3 조립홀(340H3)에 정조립될 수 있다.
한편, 도시되지 않았지만, 제1 조립홀(340H1), 제2 조립홀(340H2) 및 제3 조립홀(340H3) 각각의 최소 직경(D11, D21, D31) 및/또는 최대 직경(D12, D22, D32)이 상이할 수 있다. 제1 조립홀(340H1)의 최소 직경(D11)이 가장 작고, 그 다음에 제2 조립홀(340H2)의 최소 직경(D21)이 크며, 제3 조립홀(340H3)의 최소 직경(D31)이 가장 크다. 제1 조립홀(340H1)의 최대 직경(D12)이 가장 크고, 그 다음과 제2 조립홀(340H2)의 최대 직경(D22)이 작으며, 제3 조립홀(340H3)의 최대 직경(D32)이 가장 작다. 이에 따라, 제1 조립홀(340H1), 제2 조립홀(340H2) 및 제3 조립홀(340H3)의 제2 내각(θ21, θ22, θ23)은 제1 조립홀(340H1), 제2 조립홀(340H2) 및 제3 조립홀(340H3)의 순서로 작아질 수 있다.
도 48은 제1 실시예에 따른 디스플레이 장치를 도시한 평면도이다. 도 49는 제1 실시예에 따른 디스플레이 장치의 제1 서브 화소(PX1)를 도시한 단면도이다. 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각의 단면도가 도시되지 않았지만, 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)는 도 49에 도시된 제1 서브 화소(PX1)의 단면도와 동일하거나 유사한 단면도를 가지므로, 도 49에 도시된 제1 서브 화소(PX1)의 단면도로부터 용이하게 이해될 수 있다. 이에 따라, 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)의 단면도는 도 49에 도시된 제1 서브 화소(PX1)의 단면도에 동일하게 적용될 수 있다.
도 48 및 도 49를 참조하면, 제1 실시예에 따른 디스플레이 장치(300)는 백플레인 기판(300A, 300B), 제1 반도체 발광 소자(150R) 내지 제3 반도체 발광 소자(150B), 제1 전극(154) 배선 내지 제3 전극 배선(361-3) 및 또 다른 제1 전극(154) 배선(362-1) 내지 제3 전극 배선(361-3)을 포함할 수 있다.
백플레인 기판(300A, 300B)과 제1 반도체 발광 소자(150R) 내지 제3 반도체 발광 소자(150B)는 앞서 기술된 바 있으므로, 상세한 설명은 생략한다.
앞서 기술한 바와 같이, 백플레인 기판(300A, 300B) 상에 복수의 화소(PX)가 정의되고, 복수의 화소(PX)는 각각 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다.
도면에는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각의 면적이 상이하지만, 동일할 수도 있다.
자가 조립 공정이 수행되어, 백플레인 기판(300A, 300B) 상에 제1 반도체 발광 소자(150R) 내지 제3 반도체 발광 소자(150B)가 조립될 수 있다. 백플레인 기판(300A, 300B)은 제1 서브 화소(PX1)에 제1 조립홀(340H1), 제2 서브 화소(PX2)에 제2 조립홀(340H2) 및 제3 서브 화소(PX3)에 제3 조립홀(340H3)을 포함할 수 있다. 이러한 경우, 제1 반도체 발광 소자(150R)는 제1 조립홀(340H1)에 조립되고, 제2 반도체 발광 소자(150G)는 제2 조립홀(340H2)에 조립되고, 제3 반도체 발광 소자(150B)는 제3 조립홀(340H3)에 조립될 수 있다.
제1 반도체 발광 소자(150R)는 도 13에 도시된 제1 실시예에 따른 반도체 발광 소자이고, 제2 반도체 발광 소자(150G) 및 제3 반도체 발광 소자(150B)는 각각 도 28에 도시된 제2 실시예에 따른 반도체 발광 소자일 수 있지만, 이에 대해서는 한정하지 않는다.
자가조립 공정이 완료된 후, 후공정이 수행되어 제1 전극(154) 배선 내지 제3 전극 배선(361-3)이 형성될 수 있다.
구체적으로, 제1 반도체 발광 소자(150R), 제2 반도체 발광 소자(150G) 및 제3 반도체 발광 소자(150B)를 개별적으로 고정하기 위해 제1 조립홀(340H1), 제2 조립홀(340H2) 및 제3 조립홀(340H3) 각각에 고정 부재(390)가 형성될 수 있다. 즉, 제1 조립홀(340H1), 제2 조립홀(340H2) 및 제3 조립홀(340H3) 각각의 바닥면(340_B)과 제1 반도체 발광 소자(150R), 제2 반도체 발광 소자(150G) 및 제3 반도체 발광 소자(150B) 사이에 고정 부재(390)가 형성될 수 있다. 따라서, 고정 부재(390)에 의해 제1 반도체 발광 소자(150R) 내제 제3 반도체 발광 소자(150B)가 각각 제1 조립홀(340H1) 내지 제3 조립홀(340H3)의 바닥면(340_B)에 고정됨으로써, 후공정이 진행되는 동안 제1 반도체 발광 소자(150R) 내지 제3 반도체 발광 소자(150B)가 각각 제1 조립홀(340H1) 내지 제3 조립홀(340H3) 밖으로 이탈되지 않을 수 있다.
예컨대, 감광막이 격벽(340) 상에 도포된 후 노광 및 현상 공정이 수행되어, 제1 반도체 발광 소자(150R) 내지 제3 반도체 발광 소자(150B) 각각의 아래에만 고정 부재(390)가 형성될 수 있다.
제2 절연층(350)이 형성된 후, 제1 전극(154) 배선이 제2 절연층(350) 상에 형성될 수 있다. 제1 전극(154) 배선은 제2 절연층(350)을 통해 제1 반도체 발광 소자(150R)의 제1 전극(154)에 전기적으로 연결될 수 있다. 제1 전극(154) 배선은 제1 전극(154)의 제3 도전층(154-3)의 상면(150a2)뿐만 아니라 외 측면(150a3) 일부에도 연결될 수 있다. 이를 위해, 제2 절연층(350)이 형성되기 전에, 식각 공정이 수행되어 보호층(158)의 끝단의 일부가 제거됨으로써, 제1 전극(154)의 제3 도전층(154-3)의 외 측면(150a3) 일부가 외부에 노출될 수 있다. 이후, 제1 전극(154) 배선이 제2 절연층(350)을 통해 제1 전극(154)의 제3 도전층(154-3)의 상면(150a2) 및 외측면(150a3)에 연결될 수 있다.
한편, 제1 반도체 발광 소자(150R)에서 제1 전극(154)의 제3 도전층(154-3)을 덮기 위해 구비된 보호층(158)은 무기물로 이루어져, 건식 식각이나 습식 식각에 의해 용이하게 제거될 수 있다. 따라서, 보호층(158)의 제거가 쉬우므로, 제1 전극(154) 배선의 연결 공정이 쉽게 진행될 수 있다. 아울러, 보호층(158)의 제거를 통해 제1 전극(154) 배선이 제1 반도체 발광 소자(150R)의 제1 전극(154)의 제3 도전층(154-3)의 끝단의 상면(150a2)뿐만 아니라 외 측면(150a3)에도 연결되어, 컨택 면적이 확장되어 전기적/광학적 특성이 향상될 수 있다.
한편, 도 49에 도시한 바와 같이, 제1 전극(154) 배선이 제1 반도체 발광 소자(150R)의 둘레를 따라 배치되고, 제1 반도체 발광 소자(150R)의 제1 전극(154)의 제3 도전층(154-3)의 끝단 상면(150a2) 및 외 측면(150a3)에 연결되므로, 컨택 면적이 획기적으로 확장되어 전기적/광학적 특성이 더더욱 향상될 수 있다.
제2 절연층(350)은 유기물을 포함할 수 있지만, 이에 대해서는 한정하지 않는다. 제2 절연층(350)을 평탄화층으로서, 그 상면(150a2)이 직선 평면을 가질 수 있다. 따라서, 제2 절연층(350) 상에 제1 전극(154) 배선이 형성될 때, 제1 전극(154) 배선에 굴곡이나 휘어짐이 발생되지 않아 제1 전극(154) 배선의 단선이나 쇼트가 방지될 수 있다.
도 49에는 제2 절연층(350)이 제1 반도체 발광 소자(150R) 상에 형성되는 것으로 도시되고 있지만, 제2 절연층(350)이 제1 반도체 발광 소자(150R) 상에 형성되지 않을 수 있다. 즉, 제2 절연층(350)의 상면(150a2)과 제1 반도체 발광 소자(150R)의 상면(150a2)이 동일한 수평선 상에 위치될 수 있다.
제3 절연층(355)이 제2 절연층(350) 상에 형성될 수 있다. 이러한 경우, 제2 절연층(350)이 제1 전극(154) 배선을 덮을 수 있다. 이후, 또 다른 제1 전극(154) 배선(362-1)이 제3 절연층(355) 상에 형성되고, 제3 절연층(355)을 통해 반도체 발광 소자의 제2 전극(155)의 상면(150a2)에 연결될 수 있다. 제3 절연층(355)을 제거하여 컨택홀이 형성될 때 해당 컨택홀에 의해 노출된 제1 반도체 발광 소자(150R)의 패시베이션, 즉 제1 패시베이션이 제거됨으로써, 제1 반도체 발광 소자(150R)의 제2 전극(155)의 상면(150a2)이 노출될 수 있다. 이후, 또 다른 제1 전극(154) 배선(362-1)이 해당 컨택홀에 형성됨으로써, 제1 패시베이션층(157-1)을 통해 제2 전극(155)의 상면(150a2)에 연결될 수 있다. 마찬가지로, 제2 전극(155) 배선이 제2 반도체 발광 소자(150G)의 제1 전극(154)에 연결되고, 또 다른 제2 전극(155) 배선(362-2)이 제2 반도체 발광 소자(150G)의 제2 전극(155)에 연결될 수 있다. 마찬가지로, 제3 전극 배선(361-3)이 제3 반도체 발광 소자(150B)의 제1 전극(154)에 연결되고, 또 다른 제3 전극 배선(362-3)이 제3 반도체 발광 소자(150B)의 제2 전극(155)에 연결될 수 있다.
제1 전극(154) 배선, 제2 전극(155) 배선 및 제3 전극 배선(361-3)은 각각 제1-1 전극 배선(360), 제1-2 전극 배선(360) 및 제1-3 전극 배선(360)으로 불릴 수 있다. 또 다른 제1 전극(154) 배선(362-1), 또 다른 제2 전극(155) 배선(362-2) 및 또 다른 제3 전극 배선(362-3)은 각각 제2-1 전극 배선(360), 제2-2 전극 배선(360) 및 제2-3 전극 배선(360)으로 불릴 수 있다.
제1 전극(154) 배선 내지 제3 전극 배선(361-3)과 또 다른 제1 전극(154) 배선(362-1) 내지 제3 전극 배선(361-3)이 제1 반도체 발광 소자(150R) 상에 배치될 수 있다. 제1 전극(154) 배선 내지 제3 전극 배선(361-3) 및/또는 또 다른 제1 전극(154) 배선(362-1) 내지 제3 전극 배선(361-3)은 ITO, IZO 등을 포함하는 투명한 도전층을 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
한편, 도면에는 제1 전극(154) 배선 내지 제3 전극 배선(361-3)과 또 다른 제1 전극(154) 배선(362-1) 내지 제3 전극 배선(361-3)이 상이한 층 상에 배치되는 것으로 도시되고 있지만, 동일한 층 상에 배치될 수도 있다. 예컨대, 또 다른 제1 전극(154) 배선(362-1) 내지 제3 전극 배선(361-3)이 제3 절연층(355) 상에 배치되지 않고 제2 절연층(350) 상에 배치될 수 있다. 이러한 경우, 제3 절연층(355)은 생략될 수 있다. 제1 전극(154) 배선 내지 제3 전극 배선(361-3)과 또 다른 제1 전극(154) 배선(362-1) 내지 제3 전극 배선(361-3)이 제2 절연층(350) 상에서 서로 이격되어 배치될 수 있다.
도 50은 제2 실시예에 따른 디스플레이 장치(301)의 제1 서브 화소(PX1)를 도시한 단면도이다. 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각의 단면도가 도시되지 않았지만, 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)는 도 49에 도시된 제1 서브 화소(PX1)의 단면도와 동일하거나 유사한 단면도를 가지므로, 도 49에 도시된 제1 서브 화소(PX1)의 단면도로부터 용이하게 이해될 수 있다. 이에 따라, 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)의 단면도는 도 49에 도시된 제1 서브 화소(PX1)의 단면도에 동일하게 적용될 수 있다.
제2 실시예는 제1 전극(154) 배선이 생략된 것을 제외하고 제1 실시예(도 48, 도 49)와 동일하다. 제2 실시예에서 제1 실시예와 동일한 구성 요소에 대해서는 동일한 도면 부호를 부여하고 상세한 설명을 생략한다.
도 50을 참조하면, 제2 실시예에 따른 디스플레이 장치(301)는 백플레인 기판(300A, 300B), 제1 반도체 발광 소자(150R) 내지 제3 반도체 발광 소자(150B), 연결 전극(370) 및 제1 전극(154) 배선 내지 제3 전극 배선(361-3)을 포함할 수 있다.
제1 반도체 발광 소자(150R)는 도 13에 도시된 제1 실시예에 따른 반도체 발광 소자이고, 제2 반도체 발광 소자(150G) 및 제3 반도체 발광 소자(150B)는 각각 도 28에 도시된 제2 실시예에 따른 반도체 발광 소자일 수 있지만, 이에 대해서는 한정하지 않는다.
제1 실시예(도 48, 도 49)와 달리, 제2 실시예에서는 제1 반도체 발광 소자(150R) 상에 하나의 전극 배선(360)만 배치될 수 있다. 예컨대, 제1 반도체 발광 소자(150R) 상에 하나의 전극 배선(360)이 배치될 수 있다. 전극 배선(360)은 제2 절연층(350)을 통해 제1 반도체 발광 소자(150R)의 제2 전극(155)에 전기적으로 연결될 수 있다.
한편, 앞서 기술한 바와 같이, 제1 반도체 발광 소자(150R)에서 제1 전극(154)은 발광층(150a)의 측면(150a3) 상에 배치된 제3 도전층(154-3)을 포함할 수 있다.
연결 전극(370)은 제1 전극(154)의 제3 도전층(154-3)의 측면(150a3) 상에 연결될 수 있다.
도 13에 도시한 바와 같이, 제1 전극(154)의 제3 도전층(154-3)의 측면(150a3) 상에 보호층(158)이 배치되어, 제3 도전층(154-3)의 측면(150a3)은 외부에 노출되지 않는다. 이에 따라, 자가조립 공정을 통해 제1 반도체 발광 소자(150R)가 제1 조립홀(340H1)에 조립된 후, 고정 부재(390)가 형성되어 고정 부재(390)에 의해 제1 반도체 발광 소자(150R)가 조립홀(340H1 내지 340H3)에 고정될 수 있다.
이후, 연결 전극(370)이 형성되기 전에, 식각 공정이 수행되어 제1 전극(154)의 제3 도전층(154-3)의 측면(150a3) 상에 보호층(158)이 제거될 수 있다. 식각액에 의해 보호층(158)에 제거될 때 고정 부재(390)가 스토퍼 역할을 하여, 발광층(150a)의 하면(150a1) 상의 제3 도전층(154-3)과 고정 부재(390) 사이에 위치된 보호층(158)은 제거되지 않을 수 있다.
다시 말해, 발광층(150a)의 하면(150a1) 상의 제3 도전층(154-3)과 고정 부재(390) 사이에 위치된 보호층(158)을 제외한 나머지 영역의 보호층(158)은 제거될 수 있다. 즉, 발광층(150a)의 하면(150a1) 상에 위치된 보호층(158)은 제거되지 않고 발광층(150a)의 측면(150a3) 상에 위치된 보호층(158)이 제거될 수 있다. 이후, 연결 전극(370)이 조립홀(340H1 내지 340H3) 내에 형성되어, 연결 전극(370)이 상기 노출된 제1 전극(154)의 제3 도전층(154-3)의 측면(150a3)에 전기적으로 연결될 수 있다.
한편, 제1 반도체 발광 소자(150R)에서 제1 전극(154)의 제3 도전층(154-3)을 덮기 위해 구비된 보호층(158)은 무기물로 이루어져, 건식 식각이나 습식 식각에 의해 용이하게 제거될 수 있다. 따라서, 보호층(158)의 제거가 쉬우므로, 연결 전극(370)의 연결 공정이 쉽게 진행될 수 있다.
한편, 연결 전극(370)은 메탈로 이루어져 이종 매질과의 접착력이 약해 박리(peel-off)될 수 있다. 실시예에서 제1 전극(154)의 제3 도전층(154-3)과 제1 절연층(330) 사이에 고정 부재(390)와 보호층(158)이 배치되어, 연결 전극(370)이 증착되는 경우, 연결 전극(370)이 발광층(150a)의 측면(150a3) 상의 제3 도전층(154-3)뿐만 아니라 제3 도전층(154-3)과 제1 절연층(330) 사이에 배치된 고정 부재(390) 및 보호층(158) 각각의 측면(150a3)에도 증착될 수 있다. 이러한 경우, 고정 부재(390) 및 보호층(158)이 연결 전극(370)의 접착력을 강화시켜, 연결 전극(370)의 박리가 방지될 수 있다.
연결 전극(370)은 백플레인 기판(300A, 300B)의 제1 절연층(330)을 통해 제1 조립 배선(321-1 내지 321-3) 및/또는 제2 조립 배선(322-1, 322-2, 322-3)의 상면(150a2)에 전기적으로 연결될 수 있다.
한편, 도시되지 않았지만, 제2 서브 화소(PX2) 상의 제2 조립홀(340H2) 및 제3 서브 화소(PX3) 상의 제3 조립홀(340H3) 각각에 형성된 연결 전극(370) 또한 앞서 기술한 바와 같이 형성됨으로써, 각각 제2 조립홀(340H2)에 배치된 제2 반도체 발광 소자(150G)의 제1 전극(154)의 제3 도전층(154-3)의 측면(150a3) 그리고 제3 조립홀(340H3)에 배치된 제3 반도체 발광 소자(150B)의 제1 전극(154)의 제3 도전층(154-3)의 측면(150a3)에 전기적으로 연결될 수 있다. 제2 서브 화소(PX2)에 형성된 연결 전극(370)은 백플레인 기판(300A, 300B)의 제1 절연층(330)을 통해 제2 조립홀(340H2)의 제1 조립 배선(321-1 내지 321-3) 및/또는 제2 조립 배선(322-1, 322-2, 322-3)의 상면(150a2)에 전기적으로 연결될 수 있다. 또한, 제3 서브 화소(PX3)에 형성된 연결 전극(370)은 백플레인 기판(300A, 300B)의 제1 절연층(330)을 통해 제3 조립홀(340H3)의 제1 조립 배선(321-1 내지 321-3) 및/또는 제2 조립 배선(322-1, 322-2, 322-3)의 상면(150a2)에 전기적으로 연결될 수 있다.
한편, 앞서 기술한 디스플레이 장치는 디스플레이 패널일 수 있다. 즉, 실시예에서, 디스플레이 장치와 디스플레이 패널은 동일한 의미로 이해될 수 있다. 실시예에서, 실질적인 의미에서의 디스플레이 장치는 디스플레이 패널과 영상을 디스플레이하기 위해 디스플레이 패널을 제어할 수 있는 컨트롤러(또는 프로세서)를 포함할 수 있다.
실시예는 영상이나 정보를 디스플레이하는 디스플레이 분야에 채택될 수 있다. 실시예는 반도체 발광 소자를 이용하여 영상이나 정보를 디스플레이하는 디스플레이 분야에 채택될 수 있다. 반도체 발광 소자는 마이크로급 반도체 발광 소자나 나노급 반도체 발광 소자일 수 있다.
예컨대, 실시예는 TV, 샤이니지, 휴대폰이나 스마트 폰(smart phone)과 같은 이동 단말기, 노트북이나 데스크탑과 같은 컴퓨터용 디스플레이, 자동차용 HUD(head-Up Display), 디스플레이용 백라이트 유닛, AR, VR, MR(mixed Reality)과 같은 XR(Extend Reality)용 디스플레이, 광원 소스 등에 채택될 수 있다.
상기의 상세한 설명은 모든 면에서 제한적으로 해석되어서는 아니되고 예시적인 것으로 고려되어야 한다. 실시예의 범위는 첨부된 청구항의 합리적 해석에 의해 결정되어야 하고, 실시예의 등가적 범위 내에서의 모든 변경은 실시예의 범위에 포함된다.

Claims (19)

  1. 발광층;
    상기 발광층의 상면 및 측면 상에 패시베이션층;
    상기 발광층의 하면 및 상기 측면 상에 보호층;
    상기 발광층과 상기 보호층 사이에 제1 전극; 및
    상기 발광층과 상기 패시베이션층 사이에 제2 전극;을 포함하고,
    상기 발광층의 상기 측면과 상기 하면 사이의 내각은 둔각인,
    반도체 발광 소자.
  2. 제1항에 있어서,
    상기 발광층의 상기 측면과 상기 상면 사이의 내각은 예각인,
    반도체 발광 소자.
  3. 제1항에 있어서,
    상기 제1 전극은 상기 발광층의 하면 상에 복수의 도전층을 포함하고,
    상기 복수의 도전층 중 적어도 하나 이상의 도전층은 상기 발광층의 상기 측면 상에 배치되는,
    반도체 발광 소자.
  4. 제1항에 있어서,
    상기 제1 전극은 상기 발광층의 상기 측면 상에 배치된 상기 패시베이션층 상에 배치되는,
    반도체 발광 소자.
  5. 제1항에 있어서,
    상기 보호층은 상기 제1 전극의 형상에 대응하는 형상을 갖는,
    반도체 발광 소자.
  6. 제1항에 있어서,
    상기 보호층은 상기 발광층의 상기 측면 상에 배치된 상기 패시베이션층 상에 배치되는,
    반도체 발광 소자.
  7. 제1항에 있어서,
    상기 보호층은 상기 발광층의 상기 측면 상에 배치된 상기 제1 전극 상에 배치되는,
    반도체 발광 소자.
  8. 제1항에 있어서,
    상기 발광층의 상기 측면 상에 배치된 상기 제1 전극의 끝단은 상기 패시베이션층의 상면과 동일한 수평선 상에 위치되는,
    반도체 발광 소자.
  9. 제1항에 있어서,
    상기 발광층의 측면 상에 배치된 보호층의 끝단은 상기 패시베이션층의 상면과 동일한 수평선 상에 위치되는,
    반도체 발광 소자.
  10. 제1항에 있어서,
    상기 보호층은 절연체를 포함하는,
    반도체 발광 소자.
  11. 제1항에 있어서,
    상기 보호층은 상기 패시베이션층의 두께의 1/10 이하의 두께를 갖는,
    반도체 발광 소자.
  12. 화소를 구성하는 제1 서브 화소 내지 제3 서브 화소에 각각 제1 조립홀 내지 제3 조립홀을 갖는 백플레인 기판;
    상기 제1 조립홀 내지 제3 조립홀에 각각 제1 반도체 발광 소자 내지 제3 반도체 발광 소자; 및
    상기 제1 반도체 발광 소자 내지 제3 반도체 발광 소자의 상측 상에 각각 제1 전극 배선 내지 제3 전극 배선;을 포함하고,
    상기 제1 조립홀 내지 제3 조립홀 각각의 내 측면과 바닥면 사이의 제2 내각은 둔각이고,
    상기 제1 반도체 발광 소자 내지 제3 반도체 발광 소자는 각각 상기 제1 조립홀 내지 상기 제3 조립홀의 형상에 대응하는 형상을 갖는,
    디스플레이 장치.
  13. 제12항에 있어서,
    상기 제1 반도체 발광 소자 내지 상기 제3 반도체 발광 소자는 각각 제1항에 의한 상기 반도체 발광 소자를 포함하고, 서로 상이한 컬러 광을 발광하는,
    디스플레이 장치.
  14. 제12항에 있어서,
    상기 제1 반도체 발광 소자 내지 상기 제3 반도체 발광 소자 각각의 발광층의 측면과 하면 사이의 제1 내각은 둔각이고,
    상기 제2 내각은 상기 제1 내각에 대해 ±10° 이내인,
    디스플레이 장치.
  15. 제12항에 있어서,
    상기 제1 조립홀 내지 상기 제3 조립홀은 각각 하측에 최소 직경과 상측에 최대 직경을 갖고,
    상기 최소 직경 또는 상기 최대 직경 중 적어도 하나의 직경은 상기 제1 조립홀 내지 상기 제3 조립홀에서 서로 상이한,
    디스플레이 장치.
  16. 제12항에 있어서,
    상기 제2 내각은 상기 제1 조립홀 내지 상기 제3 조립홀에서 서로 동일한,
    디스플레이 장치.
  17. 제12항에 있어서,
    상기 제2 내각은 상기 제1 조립홀 내지 상기 제3 조립홀에서 서로 상이한,
    디스플레이 장치.
  18. 제12항에 있어서,
    상기 제1 반도체 발광 소자 내지 제3 반도체 발광 소자의 상측 상에 또 다른 제1 전극 배선 내지 제3 전극 배선;을 포함하는,
    디스플레이 장치.
  19. 제12항에 있어서,
    상기 제1 반도체 발광 소자 내지 제3 반도체 발광 소자의 측부 상에 제1 연결 전극 내지 제3 연결 전극;을 포함하는,
    디스플레이 장치.
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