KR20240081933A - 소스 드라이버 ic 및 이의 구동 방법 - Google Patents

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김용민
이광준
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Abstract

본 발명의 일 측면에 따른 소스 드라이버 IC는 영상 데이터를 샘플링하는 제1 래치회로; 상기 샘플링된 영상 데이터를 래치하여 래치 인에이블 신호(Latch_En)의 라이징 엣지에 동시에 출력하는 제2 래치회로; 타이밍 설정 신호에 따라 제1 타이밍에 상기 래치 인에이블 신호를 출력하거나, 상기 제1 타이밍과 다른 제2 타이밍에 상기 래치 인에이블 신호를 출력하는 래치 인에이블 신호 출력 제어회로; 상기 제2 래치회로로부터 동시에 출력되는 상기 영상 데이터를 아날로그 형태의 데이터 전압으로 변환하는 디지털-아날로그 변환부; 상기 래치 인에이블 신호의 라이징 엣지에 동기하여 상기 데이터 전압을 증폭하여 출력하는 출력 버퍼회로; 및 소스 출력 인에이블 신호(SOE)의 로우레벨 구간 동안 턴온되어 상기 출력 버퍼회로로부터 출력되는 데이터 전압을 각 채널로 출력하는 먹스회로를 포함하고, 상기 제2 타이밍은 상기 출력 버퍼회로가 상기 데이터 전압을 상기 먹스회로의 턴온 시점 이후에 출력하게 하는 시점인 것을 특징으로 한다.

Description

소스 드라이버 IC 및 이의 구동 방법{Source Driver Integrated Circuit and Method for Driving The Same}
본 발명은 디스플레이 장치에 관한 것으로서, 보다 구체적으로 소스 드라이버 IC 및 이의 구동 방법에 관한 것이다.
정보화 사회가 발전함에 따라 이미지를 디스플레이 하는 디스플레이 장치에 대한 요구가 다양한 형태로 증가하고 있다. 이러한 요구에 따라, 기존의 액정디스플레이 장치(LCD: Liquid Crystal Display Device) 뿐만 아니라 유기발광 디스플레이 장치(OLED: Organic Light Emitting Display Device) 등과 같은 다양한 종류의 디스플레이 장치가 활용되고 있다.
이러한 디스플레이 장치는 디스플레이 패널의 데이터 라인들에 데이터 전압을 공급하기 위한 소스 드라이버 IC(Integrated Circuit), 디스플레이 패널의 게이트 라인들(또는 스캔 라인들)에 게이트 펄스(또는 스캔 펄스)를 순차적으로 공급하기 위한 게이트 드라이버 IC, 및 소스 드라이버 IC와 게이트 드라이버 IC를 제어하기 위한 타이밍 컨트롤러 등을 구비한다.
일반적인 소스 드라이버 IC는 데이터 라인들에 데이터 전압을 출력하기 위해 쉬프트 레지스터, 샘플링 래치, 홀딩 래치, 레벨 쉬프터, 디지털 아날로그 변환부, 출력 버퍼회로, 및 먹스회로 등을 포함한다.
그러나, 일반적인 소스 드라이버 IC의 경우, 출력 버퍼회로를 통한 데이터 전압의 출력 레벨이 변화된 후, 먹스회로의 스위칭 소자가 온 되어 데이터 전압이 디스플레이 패널의 각 채널로 출력되기 때문에, 출력 버퍼회로에 연결되는 먹스회로의 입력단과, 각 채널에 대응되는 데이터 라인에 연결되는 먹스회로의 출력단 사이에서의 전압차에 의한 파워 노이즈(Power noise 또는 Ground noise)가 증가하는 문제점이 있다.
또한, 일반적인 소스 드라이버 IC의 경우 중 드라이빙 모드(Driving mode)로 동작시 먹스회로의 스위칭 소자가 항상 턴온 상태로 동작하기 때문에, 먹스회로에 포함된 스위칭 소자의 턴오프가 요구되는 차지 쉐어링(Charge-sharing: C/S)을 수행할 수 없어 저전력 기능을 구현할 수 없다는 한계가 있다.
본 발명은 상술한 문제점을 해결하기 위한 것으로서, 디지털-아날로그 변환부의 노이즈 및 먹스회로의 파워 노이즈에 따라 래치 인에이블 신호의 출력 타이밍을 가변시킬 수 있는 소스 드라이버 IC 및 이의 구동 방법을 제공하는 것을 그 기술적 특징으로 한다.
또한, 본 발명은 드라이빙 모드에서도 차지 쉐어링을 수행할 수 있는 소스 드라이버 IC 및 이의 구동 방법을 제공하는 것을 그 기술적 특징으로 한다.
상술한 목적을 달성하기 위한 본 발명의 일 측면에 따른 소스 드라이버 IC는 영상 데이터를 샘플링하는 제1 래치회로; 상기 샘플링된 영상 데이터를 래치하여 래치 인에이블 신호(Latch_En)의 라이징 엣지에 동시에 출력하는 제2 래치회로; 타이밍 설정 신호에 따라 제1 타이밍에 상기 래치 인에이블 신호를 출력하거나, 상기 제1 타이밍과 다른 제2 타이밍에 상기 래치 인에이블 신호를 출력하는 래치 인에이블 신호 출력 제어회로; 상기 제2 래치회로로부터 동시에 출력되는 상기 영상 데이터를 아날로그 형태의 데이터 전압으로 변환하는 디지털-아날로그 변환부; 상기 래치 인에이블 신호의 라이징 엣지에 동기하여 상기 데이터 전압을 증폭하여 출력하는 출력 버퍼회로; 및 소스 출력 인에이블 신호(SOE)의 로우레벨 구간 동안 턴온되어 상기 출력 버퍼회로로부터 출력되는 데이터 전압을 각 채널로 출력하는 먹스회로를 포함하고, 상기 제2 타이밍은 상기 출력 버퍼회로가 상기 데이터 전압을 상기 먹스회로의 턴온 시점 이후에 출력하게 하는 시점이다.
또한, 본 발명의 다른 측면에 따른 소스 드라이버 IC 구동 방법은 수신회로가 영상 데이터 및 타이밍 설정 신호를 수신하는 단계; 제1 래치회로가 상기 영상 데이터를 샘플링하는 단계; 래치 인에이블 신호 출력 제어회로가 상기 타이밍 설정 신호가 제1 값이면 제1 타이밍에 래치 인에이블 신호를 출력하고, 상기 타이밍 설정신호가 제2 값이면 상기 제1 타이밍과 다른 제2 타이밍에 상기 래치 인에이블 신호를 출력하는 단계; 제2 래치회로가 상기 제1 타이밍 또는 제2 타이밍에 출력되는 상기 래치 인에이블 신호의 라이징 엣지에 동기하여 상기 영상 데이터를 출력하는 단계; 디지털-아날로그 변환부가 상기 제2 래치회로에서 출력되는 영상 데이터를 아날로그 형태의 데이터 전압으로 변환하는 단계; 출력 버퍼회로가 상기 래치 인에이블 신호의 라이징 엣지에 동기하여 상기 데이터 전압을 증폭하여 출력하는 단계; 및 먹스회로가 소스 출력 인에이블 신호(SOE)의 로우레벨 구간 동안 턴온되어 상기 출력 버퍼회로로부터 출력되는 데이터 전압을 각 채널로 출력하는 단계를 포함하고, 상기 제2 타이밍은 상기 출력 버퍼회로가 상기 데이터 전압을 상기 먹스회로의 턴온 시점 이후에 출력하게 하는 시점이다.
본 발명에 따르면, 디지털-아날로그 변환부의 노이즈가 먹스회로의 파워 노이즈보다 큰 경우 래치 인에이블 신호(Latch_En)의 출력 타이밍을 소스 출력 인에이블 신호의 라이징 엣지 또는 이전 수평라인의 마지막 영상 데이터가 수신된 시점에 동기시킴으로써 디지털-아날로그 변환부의 노이즈가 감소되도록 하고, 먹스회로의 파워 노이즈가 디지털-아날로그 변환부의 노이즈 보다 큰 경우 래치 인에이블 신호(Latch_En)의 출력 타이밍을 먹스회로가 턴온 되는 시점인 소스 출력 인에이블 신호(SOE)의 폴링 엣지에 동기시키거나 소스 출력 인에이블 신호의 폴링 엣지보다 소정 시간 이후의 시점에 동기시킴으로써 먹스회로의 파워 노이즈를 감소시킬 수 있는 효과가 있다.
또한, 본 발명에 따르면, 소스 드라이버 IC가 ARC 구동 타입에서 드라이빙 모드로 동작하는 경우 소스 출력 인에이블 신호가 하이레벨인 구간 동안 먹스회로의 턴오프가 가능하므로 차치 쉐어링 동작을 수행할 수 있어 저전력 구동이 가능할 수 있는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 소스 드라이버 IC가 적용되는 디스플레이 장치의 구성을 보여주는 도면이다.
도 2는 본 발명의 일 실시예에 따른 소스 드라이버 IC의 구성을 개략적으로 보여주는 블록도이다.
도 3은 본 발명의 일 실시예에 따른 소스 드라이버 IC에서 수신하는 컨트롤 패킷에 포함되는 신호의 일 예를 보여주는 도면이다.
도 4는 본 발명의 일 실시예에 따른 소스 드라이버 IC의 디지털-아날로그 변환부 및 출력 버퍼회로의 구성을 개략적을 보여주는 블록도이다.
도 5는 본 발명의 일 실시예에 따른 소스 드라이버 IC의 먹스회로 및 차지 쉐어 회로의 일 예를 개략적으로 보여주는 블록도이다.
도 6은 도 5에 도시된 먹스회로 및 차지 쉐어 회로를 제어하는 제어 신호들의 타이밍도이다.
도 7은 본 발명의 일 실시예에 따른 소스 드라이버 IC에 포함된 구성요소의 동작을 설명하기 위한 간략한 구성도이다.
도 8은 본 발명의 일 실시예에 따른 소스 드라이버 IC가 노멀 구동 타입 하에서의 차지 쉐어링 모드로 동작하는 중 ARC 구동 타입으로 전환 시 동작을 설명하기 위한 파형도이다.
도 9는 본 발명의 일 실시예에 따른 소스 드라이버 IC가 노멀 구동 타입 하에서의 하이지 모드로 동작하는 중 ARC 구동 타입으로 전환 시 동작을 설명하기 위한 파형도이다.
도 10은 본 발명의 일 실시예에 따른 소스 드라이버 IC가 노멀 구동 타입 하에서의 드라이빙 모드로 동작하는 중 ARC 구동 타입으로 전환 시 동작을 설명하기 위한 파형도이다.
도 11은 본 발명의 일 실시예에 따른 소스 드라이버 IC가 ARC 구동 타입 하에서 드라이빙 모드로 동작하는 중 차지 쉐어링이 수행되는 예를 설명하기 위한 파형도이다.
도 12는 본 발명의 일 실시예에 따른 소스 드라이버 IC 구동 방법을 보여주는 흐름도이다.
명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명의 핵심 구성과 관련이 없는 경우 및 본 발명의 기술분야에 공지된 구성과 기능에 대한 상세한 설명은 생략될 수 있다. 본 명세서에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
본 명세서에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
시간 관계에 대한 설명일 경우, 예를 들어, '~후에', '~에 이어서', '~다음에', '~전에' 등으로 시간적 선후 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 연속적이지 않은 경우도 포함할 수 있다.
제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
"X축 방향", "Y축 방향" 및 "Z축 방향"은 서로 간의 관계가 수직으로 이루어진 기하학적인 관계만으로 해석되어서는 아니 되며, 본 발명의 구성이 기능적으로 작용할 수 있는 범위 내에서 보다 넓은 방향성을 가지는 것을 의미할 수 있다.
"적어도 하나"의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. 예를 들어, "제1 항목, 제2 항목 및 제 3 항목 중에서 적어도 하나"의 의미는 제1 항목, 제2 항목 또는 제3 항목 각각 뿐만 아니라 제1 항목, 제2 항목 및 제3 항목 중에서 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미할 수 있다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 첨부된 도면을 참조하여 본 명세서의 실시예를 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 소스 드라이버 IC가 적용되는 디스플레이 장치의 구성을 보여주는 도면이다.
도 1에 도시된 디스플레이 장치(10)는 본 발명에 따른 소스 드라이버 IC(SDIC)를 포함하는 전자 장치로서, 예를 들면 배터리 또는 외부 전원의 전압을 동작 전압으로 사용하는 다양한 디스플레이 장치일 수 있다. 구체적으로 디스플레이 장치(10)는 TV, 모바일, 모니터, 랩탑 등일 수 있다.
도 1을 참조하면, 본 발명에 따른 디스플레이 장치(10)는 디스플레이 패널(100) 및 디스플레이 패널(100)을 구동하기 위한 게이트 구동 장치(200), 소스 구동 장치(300), 및 타이밍 컨트롤러(400)를 포함한다.
디스플레이 패널(100)은 데이터 라인들(DL), 데이터 라인들(DL1~DLm)과 교차하는 게이트 라인들(GL1~GLn), 및 데이터 라인들(DL1~DLm)과 게이트 라인들(GL1~GLn)에 의해 정의되는 매트릭스 형태로 배치된 픽셀들(P)을 포함한다.
데이터 라인들(DL1~DLm)은 소스 구동 장치(300)로부터 입력되는 데이터 신호(또는 데이터 전압이라고도 함)를 픽셀들(P)에 공급한다. 게이트 라인들(GL1~GLn)은 게이트 구동 장치(200)로부터 입력되는 게이트 신호를 픽셀들(P)에 공급한다.
일 실시예에 있어서, 본 발명에 따른 디스플레이 패널(100)은 액정 디스플레이(Liquid Crystal Display: LCD) 패널일 수 있다. 이러한 경우, 각 픽셀(P)은 적어도 하나의 스위칭 트랜지스터(TFT), 적어도 하나의 커패시터, 및 유리 기판 사이의 액정층을 포함할 수 있다.
다른 실시예에 있어서, 본 발명에 따른 디스플레이 패널(100)은 유기발광 다이오드(Organic Light Emitting Diode: OLED) 디스플레이 패널일 수도 있다.
게이트 구동 장치(200)는 게이트 라인(GL1~GLn)을 통해 게이트 신호를 픽셀들(P)에 게이트 신호를 공급한다. 게이트 구동 장치(200)는 타이밍 컨트롤러(400)로부터 입력되는 게이트 타이밍 제어신호에 응답하여 데이터 신호에 동기되는 게이트 펄스를 출력하는 쉬프트 레지스터(Shift Register)를 포함한다.
게이트 타이밍 제어신호는 게이트 스타트 펄스와 게이트 쉬프트 클럭을 포함한다. 쉬프트 레지스터는 게이트 쉬프트 클럭 타이밍에 맞추어 게이트 스타트 펄스를 쉬프트함으로써 게이트 펄스가 게이트 라인들(GL)에 순차적으로 공급되도록 한다.
디스플레이 패널(100)의 각 픽셀들(P)에 포함된 스위칭 트랜지스터들은 게이트 펄스에 따라 턴-온되어 데이터 신호가 입력되는 디스플레이 패널(100)의 데이터 라인(DL)을 선택한다. 이때, 게이트 구동 장치(200)에 포함되는 쉬프트 레지스터는 픽셀 어레이의 트랜지스터 어레이와 함께 동일 공정으로 디스플레이 패널(100)의 기판 상에 직접 형성될 수 있다.
소스 구동 장치(300)는 디스플레이 패널(100)을 통해 표시될 이미지에 대한 데이터 전압을 데이터 라인들(DL)에 공급한다. 이를 위해, 소스 드라이버 IC(300)는 복수개의 소스 드라이버 IC(SDIC)를 포함할 수 있다,
타이밍 컨트롤러(400)는 게이트 구동 장치(200) 및 소스 구동 장치(300)의 동작을 제어한다. 일 실시예에 있어서, 타이밍 컨트롤러(400)는 수직 동기신호(Vsync), 수평동기신호(Hsync), 클락신호(CLK), 및 데이터 인에이블신호(DE) 등을 포함하는 타이밍 신호들로부터 소스 구동 장치(300)의 동작을 제어하기 위한 데이터 타이밍 제어신호(DCS) 또는 게이트 구동 장치(200)의 동작을 제어하기 위한 게이트 타이밍 제어신호(GCS)를 생성할 수 있다.
데이터 타이밍 제어신호는 소스 스타트 펄스(Source Start Pulse; SSP), 소스 샘플링 클럭(Source Sampling Clock; SSC), 및 소스 출력 인에이블 신호(Source Output Enable) 등을 포함할 수 있고, 게이트 타이밍 제어신호는 게이트 스타트 펄스(Gate Start Pulse; GSP), 게이트 쉬프트 클럭(Gate Shift Clock; GSC), 및 게이트 출력 인에이블 신호(Gate Output Enable) 등을 포함할 수 있다.
여기서, 소스 스타트 펄스는 소스 구동 장치(300)의 데이터 샘플링 시작 타이밍을 제어한다. 소스 샘플링 클럭은 소스 구동 장치(300)에서 데이터의 샘플링 타이밍을 제어하는 클럭 신호이다. 소스 출력 인에이블 신호(SOE)는 데이터 전압의 출력 타이밍을 제어한다.
게이트 스타트 펄스는 게이트 구동 장치(200)의 동작 스타트 타이밍을 제어한다. 게이트 쉬프트 클럭은 게이트 구동 장치(200)에 입력되는 클럭 신호로서, 게이트 펄스의 쉬프트 타이밍을 제어한다. 게이트 출력 인에이블 신호는 게이트 구동 장치(200)의 타이밍 정보를 지정하고 있다.
소스 구동 장치(300)에 포함된 복수개의 소스 드라이버 IC(SDIC)는 타이밍 컨트롤러(400)로부터 입력되는 각 채널 별 영상 데이터(RGB DATA 또는 RGB)를 아날로그 형태의 데이터 전압으로 변환하고, 변환된 데이터 전압을 타이밍 컨트롤러(400)로부터 입력되는 데이터 타이밍 제어신호에 따라 데이터 라인(DL)을 통해 디스플레이 패널(100)의 각 픽셀(P)에 공급한다.
특히, 본 발명에 따른 소스 드라이버 IC(SDIC)는 소스 출력 인에이블 신호(SOE)에 동기하여 데이터 전압을 출력하는 먹스회로의 입력단과 출력단 사이의 전압차에 의한 파워 노이즈를 감소시키기 위해 , 제2 래치회로를 인에이블 시키기 위한 래치 인에이블 신호의 출력 타이밍을 가변 할 수 있다.
먹스회로의 입력단과 출력단 사이의 전압차에 의한 파워 노이즈는 먹스회로가 턴온되어 데이터 전압을 출력하는 타이밍이 출력 버퍼회로의 데이터 전압 출력 타이밍과 상이함으로 인해 발생되는 것이기 때문에, 본 발명은 제2 래치 회로의 래치 인에이블 신호의 출력 타이밍 조절을 통해 출력 버퍼회로의 데이터 전압 출력 타이밍과 먹스회로의 데이터 전압 출력 타이밍 간의 시간차이가 최소화될 수 있게 하는 것이다.
또한, 일반적인 소스 드라이버 IC(SDIC)는 드라이빙 모드(Driving mode)로 동작시, 먹스회로가 항상 턴온 상태로 유지됨으로 인해 차지 쉐어링 동작을 수행할 수 없기 때문에 저전력 구현이 어렵다는 한계가 있지만, 본 발명에 따른 소스 드라이버 IC(SDIC)는 제2 래치회로의 래치 인에이블 신호를 소스 출력 인에이블 신호(SOE)의 폴링 엣지에 동기시켜 출력함으로써 소스 출력 인에이블 신호(SOE)가 하이레벨인 구간 동안 먹스회로를 턴오프시킬 수 있어 차지 쉐어링 동작을 수행할 수도 있다. 이에 따라 본 발명은 소스 드라이브 IC(SDIC)의 저전력 구현이 가능하다.
이하, 본 발명에 따른 소스 드라이버 IC(SDIC)의 특징을 도 2 내지 도 6을 참조하여 보다 구체적으로 설명한다.
도 2는 본 발명의 일 실시예에 따른 소스 드라이버 IC의 구성을 개략적으로 보여주는 블록도이다.
도 2에 도시된 바와 같이, 본 발명의 일 실시예에 따른 소스 드라이버 IC(SDIC)는 수신회로(310), 쉬프트 레지스터회로(320), 제1 래치회로(330), 제2 래치회로(340), 래치 인에이블 신호 출력 제어회로(341), 레벨 쉬프터회로(350), 디지털-아날로그 변환부(360), 출력 버퍼회로(370), 먹스회로(380), 제어 신호 생성회로(381), 차지 쉐어 회로(382), 및 모드 제어회로(383)를 포함한다.
수신회로(310)는 타이밍 컨트롤러(400)와 통신을 수행하여, 타이밍 컨트롤러(400)로부터 영상 데이터(RGB) 및 각종 제어신호들을 수신한다.
예를 들어, 타이밍 컨트롤러(400)와 소스 드라이버 IC(300)가 mini-LVDS와 같은 인터페이스를 이용하는 경우, 수신회로(310)는 각종 데이터 제어신호(DCS) 및 영상 데이터(RGB)를 타이밍 컨트롤러(400)로부터 수신할 수 있다. 또한, 타이밍 컨트롤러(400)와 소스 드라이버 IC(300)가 임베디드 클럭(Embedded clock) 방식의 인터페이스인 CEDS(Clock Embedded Differential Signaling)를 이용하는 경우, 수신회로(310)는 프리앰블(Preamble) 패킷, 컨트롤(Control) 패킷, 영상 데이터(RGB) 패킷 등을 수신할 수 있다.
일 실시예에 있어서, 수신회로(310)는 제2 래치 회로(340)의 래치 인에이블 신호의 출력 타이밍을 제1 타이밍 또는 제2 타이밍 중 어느 하나의 타이밍으로 설정하기 위한 타이밍 설정 신호(또는 AMP Refresh Control, ARC)를 타이밍 컨트롤러(400)로부터 수신할 수 있다. 이때, 제1 타이밍은 디폴트 값으로 설정된 타이밍일 수 있고, 소스 드라이버 IC(SDIC)는 수신회로(310)를 통해 수신되는 타이밍 설정 신호(ARC)에 따라 래치 인에이블 신호의 출력 타이밍을 제1 타이밍으로 유지하거나, 제1 타이밍을 제2 타이밍으로 변경할 수 있다.
일 실시예에 있어서, 타이밍 설정 신호(ARC)는 래치 인에이블 신호의 출력 타이밍에 대한 유지 또는 변경에 대한 정보로 제1 값 또는 제2 값을 갖는 플래그 형태로 구현될 수 있다. 예컨대, 타이밍 설정 신호(ARC)가 제1 값을 갖는 플래그인 경우 래치 인에이블 신호의 출력 타이밍은 제1 타이밍으로 설정되고, 타이밍 설정 신호(ARC)가 제2 값을 갖는 플래그인 경우 래치 인에이블 신호의 출력 타이밍은 제2 타이밍으로 설정될 수 있다.
이하에서는, 수신회로(310)가 제1 값을 갖는 타이밍 설정 신호(ARC)를 수신하여 래치 인에이블 신호의 출력 타이밍이 제1 타이밍으로 설정되는 구동 타입을 노멀 구동 타입으로 정의한다 또한, 수신회로(310)가 제 값을 갖는 타이밍 설정 신호(ARC)를 수신하여 래치 인에이블 신호의 출력 타이밍이 제2 타이밍으로 설정되는 구동 타입을 ARC 구동 타입으로 정의하기로 한다.
상술한 실시예에 있어서, 타이밍 설정 신호(ARC)는 타이밍 컨트롤러(400)로부터 CEDS(Clock Embedded Differential Signaling) 방식을 통해 전송되는 컨트롤 패킷에 포함되어 수신될 수 있다. 다른 실시예에 있어서, 타이밍 설정 신호(ARC)는 소스 드라이버 IC(SDIC)에 형성된 별도의 핀(Pin)을 통해 타이밍 컨트롤러(400)로부터 수신될 수 있다.
한편, 수신회로(310)는 노멀 구동 타입 또는 ARC 구동 타입 하에서 소스 드라이버 IC(SDIC)의 구동 모드를 결정하는 구동 모드 제어 신호를 타이밍 컨트롤러(400)로부터 수신할 수 있다. 일 실시예에 있어서, 구동 모드는 차지 쉐어링(Charge-sharing, C/S) 모드, 하이지(Hi-Z) 모드, 및 드라이빙(Driving) 모드를 포함할 수 있다.
이에 따라, 소스 드라이버 IC(SDIC)는 노멀 구동 타입 하에서 구동 모드 제어 신호에 따라 차지 쉐어링 모드, 하이지 모드, 및 드라이빙 모드로 동작할 수 있고, ARC 구동 타입 하에서 차지 쉐어링 모드, 하이지 모드, 및 드라이빙 모드로 동작할 수 있다.
도 3은 본 발명의 일 실시예에 따른 소스 드라이버 IC에서 수신하는 컨트롤 패킷에 포함되는 신호의 일 예를 보여주는 도면이다.
도 3에 도시된 바와 같이, 본 발명에 따른 소스 드라이버 IC(SDIC)와 타이밍 컨트롤러(400)가 CEDS 방식의 인터페이스 통신을 이용하는 경우, 타이밍 컨트롤러(400)로부터 수신된 입력패킷은 컨트롤(Control) 패킷 및 영상 데이터(RGB Data) 패킷을 포함할 수 있다. 컨트롤 패킷(Control packet)에는 POL, SOE_Start, SOE_END, C/S, PWRC, 및 타이밍 설정신호(ARC) 신호 등이 포함될 수 있다.
예를 들어, POL은 극성제어신호의 타이밍 정보에 해당하며, SOE_Start 및 SOE_End는 소스 출력 인에이블 신호(SOE)의 라이징(Rising) 시점 및 폴링(Falling) 시점을 지정하기 위한 정보이며, C/S는 ARC 구동 타입에서 드라이빙 모드로 동작시 차지 쉐어링 수행 여부를 나타내는 제어 정보이며, PWRC는 전력제어회로에 대한 제어 정보에 해당한다. 특히, 타이밍 설정신호(ARC)는 상술한 바와 같이, 래치 인에이블 신호(Latch_En)의 출력 타이밍을 제1 타이밍 또는 제2 타이밍 중 어느 하나의 타이밍으로 설정하기 위한 신호이다.
다시 도 2를 참조하면, 쉬프트 레지스터회로(320)는 복수개의 쉬프트 레지스터들(미도시)로 구성된다. 쉬프트 레지스터회로(320)에 포함된 각 쉬프트 레지스터들은 소스 샘플링 클럭(SSC)을 이용하여 소스 스타트 펄스(SSP)를 순차적으로 쉬프트시켜 제1 래치회로(330)에 입력한다.
제1 래치회로(330)는 복수개의 샘플링 래치들(미도시)로 구성된다. 제1 래치회로(330)에 포함된 복수의 샘플링 래치들은 타이밍 컨트롤러(400)로부터 직렬로 입력되는 영상 데이터(RGB)를 각 샘플링 래치들에 연결된 쉬프트 레지스터회로(320)에서 입력되는 소스 스타트 펄스(SSP)에 동기하여 샘플링한다.
제2 래치회로(340)는 복수개의 홀딩 래치들(미도시)로 구성된다. 제2 래치회로(340)에 포함된 홀딩 래치들은 제1 래치회로(330)로부터 출력되는 각 채널 별 샘플링된 영상 데이터들을 래치하여 래치 인에이블 신호 출력 제어회로(341)에서 출력되는 래치 인에이블 신호(Latch_En)의 라이징 엣지에 동시에 출력한다.
래치 인에이블 신호 출력 제어회로(341)는 제2 래치회로(340)의 동작을 인에이블 시키기 위한 래치 인에이블 신호(Latch_En)를 생성하여 출력한다. 구체적으로, 래치 인에이블 신호 출력 제어회로(341)는 타이밍 설정 신호(ARC)에 따라 제1 타이밍에 래치 인에이블 신호(Latch_En)를 출력하거나, 제1 타이밍과 다른 제2 타이밍에 래치 인에이블 신호를 출력한다. 일 예로, 래치 인에이블 신호 출력 제어회로(341)는 타이밍 컨트롤러(400)로부터 제1 값을 갖는 타이밍 설정 신호(ARC)가 수신되면 제1 타이밍에 래치 인에이블 신호(Latch_En)를 출력하고, 제2 값을 갖는 타이밍 설정신호가 수신되면 래치 인에이블 신호(Latch_En)를 제2 타이밍에 출력할 수 있다.
일 실시예에 있어서, 제1 타이밍은 소스 출력 인에이블 신호(SOE)가 하이레벨로 유지되는 구간에 포함되고, 제2 타이밍은 소스 출력 인에이블 신호(SOE)가 로우레벨로 유지되는 구간에 포함될 수 있다.
예를 들어, 제1 타이밍은 소스 출력 인에이블 신호(SOE)가 로우레벨에서 하이레벨로 천이하는 시점(라이징 엣지) 또는 이전 수평라인 중 마지막 영상 데이터의 수신 시점일 수 있고, 제2 타이밍은 소스 출력 인에이블 신호(SOE)가 하이레벨에서 로우레벨로 천이하는 시점(폴링 엣지) 또는 소스 출력 인에이블 신호(SOE)의 폴링 엣지와 현재 수평라인의 영상 데이터 중 첫 번째 영상 데이터의 수신 시점 사이일 수 있다.
이때, 제1 타이밍에 대한 정보 및 제2 타이밍에 대한 정보는 레지스터(미도시)에 저장되어 있을 수 있다. 예를 들어, 래치 인에이블 신호 출력 제어회로(341)는 타이밍 설정 신호(ARC)가 수신되면, 타이밍 설정 신호(ARC)의 값을 확인하고, 레지스터로부터 해당 값에 매핑되어 기록되어 있는 타이밍에 동기되도록 래치 인에이블 신호를 생성하여 출력할 수 있다.
일 예로, 레지스터에 제1 타이밍은 소스 출력 인에이블 신호(SOE)의 라이징 엣지로 매핑되어 있고, 제2 타이밍은 소스 출력 인에이블 신호(SOE)의 폴링 엣지로 매핑되어 있는 경우, 래치 인에이블 신호 출력 제어회로(341)는 타이밍 설정 신호(ARC)가 제1 값을 갖는 것으로 확인되면, 소스 출력 인에이블 신호(SOE)의 라이징 엣지에 동기되도록 래치 인에이블 신호(Latch_En)를 생성하여 출력한다. 또한, 래치 인에이블 신호 출력 제어회로(341)는 타이밍 설정 신호가 제2 값을 갖는 것으로 확인되면, 소스 출력 인에이블 신호(SOE)의 폴링 엣지에 동기되도록 래치 인에이블 신호를 생성하여 출력할 수 있다.
상술한 실시예에 있어서, 타이밍 설정 신호(ARC)는 디지털-아날로그 변환부(360)의 노이즈가 먹스회로(380)의 파워 노이즈보다 큰 경우 제1 값으로 설정되고, 먹스회로(380)의 파워 노이즈가 디지털-아날로그 변환부(360)의 노이즈보다 큰 경우 제2 값으로 설정될 수 있다.
이는, 디스플레이 패널(100)의 특성에 따라 디지털-아날로그 변환부(360)의 노이즈가 먹스회로(380)의 파워 노이즈보다 큰 경우, 래치 인에이블 신호(Latch_En)의 출력 타이밍이 소스 출력 인에이블 신호(SOE)의 라이징 엣지 또는 이전 수평라인의 마지막 영상 데이터가 수신된 시점에 동기되게 함으로써 출력 버퍼회로(370)의 출력이 먹스회로(380)가 턴온되기 이전에 변화되게 하여 디지털-아날로그 변환부(360)의 노이즈가 감소되게 하기 위한 것이다.
반대로, 먹스회로(380)의 파워 노이즈가 디지털-아날로그 변환부(360)의 노이즈 보다 큰 경우, 래치 인에이블 신호(Latch_En)의 출력 타이밍이 먹스회로(380)가 턴온 되는 시점인 소스 출력 인에이블 신호(SOE)의 폴링 엣지에 동기되게 하거나 소스 출력 인에이블 신호(SOE)의 폴링 엣지보다 소정 시간 이후의 시점에 동기되게 함으로써 출력 버퍼회로(370)의 출력이 먹스회로(380)가 턴온된 이후에 변화되게 하여 먹스회로(380)의 파워 노이즈를 감소시키기 위한 것이다.
레벨 쉬프터회로(350)는 복수개의 레벨 쉬프터들(미도시)로 구성된다. 레벨 쉬프터회로(350)에 포함된 각 레벨 쉬프터들은 제2 래치회로(340)으로부터 동시에 출력되는 영상 데이터의 전압 레벨을 쉬프트시킨다. 이때, 제2 래치회로(340)가 래치 인에이블 신호(Latch_En)에 의해 영상 데이터를 출력하기 때문에, 레벨 쉬프터회로(350)는 제2 래치회로(340)와 동일하게 래치 인에이블 신호(Latch_En)의 라이징 엣지에 동기하여 동작한다
디지털-아날로그 변환부(360)는 복수개의 디지털-아날로그 변환부들(미도시)을 포함한다. 각 디지털-아날로그 변환부들은 감마전압 생성회로(미도시)에 의해 생성된 기준감마전압(Reference Gamma Voltage)을 이용하여 전압 레벨이 쉬프트 된 각 채널 별 영상 데이터를 아날로그 형태의 데이터 전압으로 변환한다.
일 실시예에 있어서, 디지털-아날로그 변환부(360)는 레벨 쉬프터회로(350)에서 출력되는 영상 데이터를 정극성 또는 부극성의 데이터 전압으로 변환하여 출력할 수 있다. 이를 위해, 디지털-아날로그 변환부(360)는 복수개의 정극성 디지털-아날로그 변환부들(미도시) 및 복수개의 부극성 디지털-아날로그 변환부들(미도시)을 포함할 수 있다.
감마전압 생성회로(미도시)는 저항 스트링을 이용하여 각 채널 별 영상 데이터를 출력하기 위한 복수개의 계조전압을 생성하고, 생성된 복수개의 계조전압을 디지털-아날로그 변환부(360)로 공급한다.
출력 버퍼회로(370)는 복수개의 출력 버퍼들(미도시)로 구성된다. 출력 버퍼회로(370)에 포함된 각 출력 버퍼들은 디지털-아날로그 변환부(360)에 의해 변환된 각 채널 별 데이터 전압을 증폭하여 먹스회로(380)로 출력한다. 이때, 제2 래치회로(340)가 래치 인에이블 신호(Latch_En)의 라이징 엣지에 동기하여 영상 데이터를 출력하기 때문에, 출력 버퍼회로(370) 또한 래치 인에이블 신호(Latch_En)의 라이징 엣지에 동기되어 데이터 전압을 증폭하여 출력한다.
일 실시예에 있어서, 출력 버퍼회로(370)는 디지털-아날로그 변환부(360)로부터 출력되는 정극성 또는 부극성의 데이터 전압을 증폭하여 먹스회로(380)로 출력할 수 있다. 이를 위해, 출력 버퍼회로(370)는 복수개의 정극성 증폭기들(미도시) 및 복수개의 부극성 증폭기들(미도시)을 포함할 수 있다.
도 4는 본 발명의 일 실시예에 따른 소스 드라이버 IC의 디지털-아날로그 변환부 및 출력 버퍼회로의 구성을 개략적으로 보여주는 블록도이다.
도 4에 도시된 바와 같이, 디지털-아날로그 변환부(360)는 복수개의 정극성 디지털-아날로그 변환부들(PDAC, 361) 및 부극성 디지털-아날로그 변환부들(NDAC, 362)을 포함할 수 있다.
구체적으로, 정극성 디지털-아날로그 변환부들(PDAC, 361)은 하이레벨의 극성신호(POL)에 동기하여 정극성 데이터 전압을 생성하여 출력 버퍼회로(370)로 출력하고, 부극성 디지털-아날로그 변환부들(NDAC, 362)은 로우레벨의 극성신호(POL)에 동기하여 부극성 데이터 전압을 생성하여 출력 버퍼회로(370)로 출력할 수 있다.
또한, 출력 버퍼회로(370)는 복수개의 정극성 증폭기들(PAMP, 371) 및 부극성 증폭기들(NAMP, 372)을 포함할 수 있다.
구체적으로, 정극성 증폭기들(PAMP, 371)은 정극성 디지털-아날로그 변환부들(PDAC, 361)로부터 출력된 정극성 데이터 전압을 증폭하여 먹스회로(380)로 출력하고, 부극성 증폭기들(NAMP, 372)은 부극성 디지털-아날로그 변환부들(NDAC, 362)로부터 출력된 부극성 데이터 전압을 증폭하여 먹스회로(380)로 출력할 수 있다.
다시 도 2를 참조하면, 먹스회로(380)는 복수개의 스위칭 소자들(미도시)로 구성된다. 먹스회로(380)에 포함된 복수개의 스위칭 소자들(미도시)은 제어 신호에 따라 출력 버퍼회로(370)로부터 출력된 데이터 전압을 데이터 라인(DL)을 통해 디스플레이 패널(100)의 픽셀에 출력한다.
일 실시예에 있어서, 먹스회로(380)는 출력 버퍼회로(370)에서 출력되는 정극성 또는 부극성의 데이터 전압을 선택하여 각 채널과 연결되어 있는 디스플레이 패널(100)의 데이터 라인(DL)으로 출력할 수 있다. 이를 통해, 먹스회로(380)는 각 채널 별 데이터 전압의 극성을 다르게 출력할 수 있다.
제어 신호 생성회로(381)는 타이밍 컨트롤러(400)로부터 수신된 정보를 이용하여 극성제어신호 또는 소스 출력 인에이블 신호(SOE)를 생성하여 출력한다. 일 실시예에 있어서, CEDS 방식의 인터페이스를 이용하는 경우, 제어 신호 생성회로(381)는 타이밍 컨트롤러(400)로부터 수신되는 컨트롤 패킷에 포함되어 있는, POL 정보를 이용하여 극성제어신호를 생성하고, SOE_Start 및 SOE_End 정보를 이용하여 소스 출력 인에이블 신호를 생성하여 출력한다.
다른 실시예에 있어서, 극성제어신호 또는 소스 출력 인에이블 신호(SOE)는 수신회로(310)를 통해 타이밍 컨트롤러(400)로부터 직접 수신될 수도 있다.
차지 쉐어 회로(382)는 먹스회로(380)의 출력단과 연결되고, 차지 쉐어 제어 신호에 따라 서로 다른 2개의 데이터 라인을 선택적으로 연결시켜 차지 쉐어링을 수행한다.
차지 쉐어링은 데이터 전압이 출력되기 전에 인접한 데이터 라인들을 쇼트시켜 차지 쉐어되도록 하는 구동 모드로, 각 화소에 인가되는 데이터 전압의 극성을 매 수평라인 단위로 반전시킬 경우, 수평 크로스토크 현상이나 잔상 등에 따른 표시 불량을 방지할 수 있고, 저전력 구동이 가능하여 소비전력도 감소시킬 수 있다.
모드 제어회로(383)는 구동 모드에 따라 먹스회로(380) 및 차지 쉐어 회로(382)의 동작을 제어한다.
일 실시예에 있어서, 구동 모드가 차지 쉐어링 모드인 경우, 모드 제어회로(383)는 소스 출력 인에이블 신호(SOE)의 하이레벨 구간 동안 먹스회로(380)를 턴오프 시키고 차지 쉐어 회로(382)를 턴온 시킬 수 있다. 또한, 구동 모드가 하이지(Hi-Z)모드인 경우, 모드 제어회로(383)는 소스 출력 인에이블 신호(SOE)의 하이레벨 구간 동안 먹스회로(380)를 턴오프 시키고 차지 쉐어 회로(382)를 턴오프 시킬 수 있다. 그리고, 구동 모드가 드라이빙 모드인 경우, 모드 제어회로(383)는 소스 출력 인에이블 신호(SOE)의 하이레벨 구간 동안 먹스회로(380)를 턴온시키고 차지 쉐어 회로(382)를 턴오프 시킬 수 있다.
도 5는 본 발명의 일 실시예에 따른 소스 드라이버 IC의 먹스회로 및 차지 쉐어 회로의 일 예를 개략적으로 보여주는 블록도이며, 도 6은 도 5에 도시된 먹스회로 및 차지 쉐어 회로를 제어하는 제어 신호들의 타이밍도이다.
도 5 및 도 6에 도시된 바와 같이, 먹스회로(380)는 제어 신호에 따라 턴 온/오프 되어 동작하는 복수개의 스위칭 소자들(3801, 3803)를 포함할 수 있다. 구체적으로, 먹스회로(380)는 제1 먹스 제어 신호(OutMux_Direct)의 하이레벨 구간동안 턴온되어 정극성 증폭기들(PAMP, 371) 및 부극성 증폭기들(NAMP, 372)이 출력하는 데이터 전압이 각 채널로 출력되게 하는 제1 스위칭 소자들(3801)과, 제2 먹스 제어 신호(OutMux_Cross)의 하이레벨 구간동안 턴온되어 정극성 증폭기들(PAMP, 371) 및 부극성 증폭기들(NAMP, 372)이 출력하는 데이터 전압이 인접한 채널로 크로싱되어 출력되게 하는 제2 스위칭 소자들(3803)을 포함할 수 있다. 이때, 제1 스위칭 소자들(3801) 및 제2 스위칭 소자(3803)들은 소스 출력 인에이블 신호(SOE)가 로우레벨인 구간 동안 서로 상보적으로 동작할 수 있다. 즉, 소스 출력 인에이블 신호(SOE)가 로우레벨인 구간에서 제1 스위칭 소자들(3801)이 턴온되면 제2 스위칭 소자(3803)들은 턴오프되고, 제1 스위칭 소자들(3801)이 턴오프되면 제2 스위칭 소자(3803)들은 턴온된다.
차지 쉐어 회로(382)는 먹스회로(380)의 출력단과 연결되고, 차지 제어 신호(CS Mux)의 하이레벨 구간동안 인접한 두 개의 채널(OUT1, OUT2)을 선택적으로 연결시켜 차지 쉐어링을 수행할 수 있다. 구체적으로, 차지 쉐어 회로(382)에 포함된 제3 스위칭 소자들(3831)은 차지 제어 신호(CS Mux)의 하이레벨 구간동안 턴온되어 인접한 두 개의 채널(OUT1, OUT2)이 쇼트되도록 함으로써, 두 개의 채널(OUT1, OUT2) 간에 차지 쉐어링이 수행되도록 한다.
모드 제어회로(383)는 제1 먹스 제어 신호(OutMux_Direct), 제2 먹스 제어 신호(OutMux_Cross), 및 차지 제어 신호(CS Mux)를 구동 모드에 따라 소스 출력 인에이블(SOE)를 이용하여 생성할 수 있다. 여기서, 모드 제어회로(383)는 구동 모드에 관한 정보(C/S, ARC 등)를 수신회로(310)를 통해 타이밍 컨트롤러(400)로부터 입력 받을 수 있다.
예를 들어, 구동 모드가 노멀(Normal) 구동 타입 하에서의 차지 쉐어링 모드인 경우, 도 6에 도시된 바와 같이, 모드 제어회로(383)는 소스 출력 인에이블 신호(SOE)가 하이레벨인 구간 동안 먹스회로(380)는 턴오프되고 차지 쉐어 회로(382)는 턴온되도록 제1 먹스 제어 신호(OutMux_Direct), 제2 먹스 제어 신호(OutMux_Cross), 및 차지 제어 신호(CS Mux)를 생성한다. 또한, 모드 제어회로(383)는 소스 출력 인에이블 신호(SOE)가 로우레벨인 구간동안 차지 쉐어 회로(382)는 턴오프되고 먹스회로(380)에 포함된 제1 및 제2 스위칭 소자들(3801, 3802)은 서로 교번하여 턴온되도록 제1 먹스 제어 신호(OutMux_Direct), 제2 먹스 제어 신호(OutMux_Cross), 및 차지 제어 신호(CS Mux)를 생성한다.
구동 모드가 노멀 구동 상태 하에서의 하이지(Hi-Z)모드인 경우, 모드 제어회로(383)는 소스 출력 인에이블 신호(SOE)의 하이레벨 구간 동안 먹스회로(380)가 턴오프되고, 차지 쉐어 회로(382)가 턴오프되도록, 소스 출력 인에이블 신호(SOE)의 로우레벨 구간동안 로우레벨의 제1 및 제2 먹스 제어 신호(OutMux_Direct, OutMux_Cross)와, 로우레벨의 차지 제어 신호(CS Mux)를 출력할 수 있다.
구동 모드가 노멀 구동 상태 하에서의 드라이빙 모드인 경우, 모드 제어회로(383)는 먹스회로(380)는 소스 출력 인에이블 신호(SOE)에 관계없이 턴온되도록 제1 및 제2 먹스 제어 신호(OutMux_Direct, OutMux_Cross)를 교번하여 출력하고, 차지 쉐어 회로(382)는 턴오프되도록 로우 레벨의 차지 제어 신호(CS Mux)를 출력할 수 있다.
만일, 모드 제어회로(383)는, 소스 드라이버 IC(SDIC)가 ARC 구동 타입 하에서 드라이빙 모드로 동작할 때, CEDS 인터페이스 방식으로 수신된 컨트롤 패킷에 차지 쉐어링에 대한 제어 정보(C/S)가 포함되어 있는 경우, 소스 출력 인에이블 신호(SOE)의 하이레벨 구간동안 먹스회로(380)는 턴오프되고, 차지 쉐어 회로(382)는 턴온되도록 제어 신호들을 출력함으로써 해당 구간에 차지 쉐어링이 수행되도록 할 수 있다. 이에 따라, 소스 드라이버 IC가 노멀 구동 타입 하에서 드라이빙 모드로 동작할 때에는 차지 쉐어링 수행이 불가능하지만, ARC 구동 타입하에서 드라이빙 모드로 동작할 때에는 차지 쉐어링 수행이 가능하여 전력 소모를 감소시킬 수 있다.
한편, 도 5 및 도 6에 도시된 먹스회로(380) 및 차지 쉐어 회로(382)의 구성 및 제어 신호들의 타이밍도는 디스플레이 패널(100)이 액정표시패널인 경우, 수직(Vertical) - 1 도트(Dot) 인버전 방식을 보여주는 일 예이며, 본 발명에 따른 소스 드라이버 IC(SDIC)는 이에 한정되지 않으며, 인버전 방식에 따라 먹스회로(380) 및 차지 쉐어 회로(382)의 다양한 구성이 가능하며, 이를 제어하는 제어 신호들의 타이밍 또한 변경이 가능하다.
이하, 각 구동 타입 하에서 구동 모드 별 소스 드라이버 IC의 동작을 도 9 내지 도 11을 참조하여 설명하기로 한다.
도 7은 본 발명의 일 실시예에 따른 소스 드라이버 IC에 포함된 구성요소의 동작을 설명하기 위한 간략한 구성도이고, 도 8은 본 발명의 일 실시예에 따른 소스 드라이버 IC가 노멀 구동 타입 하에서 차지 쉐어링 모드로 동작 중 ARC 구동 타입으로 전환시 동작을 설명하기 위한 파형도이며, 도 9는 본 발명의 일 실시예에 따른 소스 드라이버 IC가 노멀 구동 타입 하에서 하이지 모드로 동작 중 ARC 구동 타입으로 전환시 동작을 설명하기 위한 파형도이며, 도 10은 본 발명의 일 실시예에 따른 소스 드라이버 IC가 노멀 구동 타입 하에서 드라이빙 모드로 동작 중 ARC 구동 타입으로 전환시 동작을 설명하기 위한 파형도이고, 도 11은 본 발명의 일 실시예에 따른 소스 드라이버 IC가 ARC 구동 타입 하에서 드라이빙 모드로 동작 중 차지 쉐어링이 수행되는 예를 설명하기 위한 파형도이다.
본 발명에 따른 소스 드라이버 IC(SDIC)는 도 8 내지 도 10에 도시된 바와 같이, 제1 값(로우레벨)을 갖는 타이밍 설정 신호(ARC)가 수신되면. 노멀 구동 타입으로 동작한다. 이에 따라, 래치 인에이블 신호 출력 제어 회로(341)는 이전 수평라인의 영상 데이터 중 마지막 영상 데이터의 수신 시점에 동기하여 래치 인에이블 신호(Latch_En)를 출력한다. 또한, 모드 제어회로(383)는 래치 인에이블 신호(Latch_En) 및 소스 출력 인에이블 신호(SOE)를 기초로 구동 모드인 차지 쉐어링 모드, 하이지 모드, 및 드라이빙 모드에 따라 먹스회로(380) 및 차지 쉐어 회로(382)를 제어할 수 있다.
구체적으로, 도 8에 도시된 바와 같이, 소스 드라이버 IC(SDIC)가 노멀 구동 타입하에서 차지 쉐어링(C/S) 모드, 하이지(Hi-Z) 모드, 및 드라이빙(Driving) 모드로 동작하는 경우, 제2 래치회로(340), 레벨 쉬프터 회로(350), 디지털-아날로그 변환부(360), 및 출력 버퍼회로(370)는 이전 수평라인의 영상 데이터 중 마지막 영상 데이터의 수신 시점에 동기하여 출력되는 래치 인에이블 신호(Latch_En)의 라이징 엣지에 동작한다.
도 8 내지 도 10에서는 래치 인에이블 신호(Latch_En)가 1 수평라인의 영상 데이터 중 마지막 영상 데이터의 수신이 완료된 시점에 출력되는 것으로 도시되어 있지만, 래치 인에이블 신호(Latch_En)는 소스 출력 인에이블 신호(SOE)의 라이징 엣지에 동기하여 출력될 수도 있다.
소스 드라이버 IC(SDIC)가 노멀 구동 타입하에서 차지 쉐어링(C/S) 모드로 동작하는 경우, 먹스회로(380)는 소스 출력 인에이블 신호(SOE)의 라이징 엣지에 먹스 제어 신호(OutMux_Direct,OutMux_Cross)에 의해 턴오프되고 소스 출력 인에이블 신호(SOE)의 폴링 엣지에 먹스 제어 신호(OutMux_Direct,OutMux_Cross)에 의해 턴온된다. 또한, 차지 제어 회로(382)는 소스 출력 인에이블 신호(SOE)의 라이징 엣지에 차지 제어 신호(CS Mux)에 의해 턴온되며 소스 출력 인에이블 신호(SOE)의 폴링 엣지에 차지 제어 신호(CS Mux)에 의해 턴오프될 수 있다. 다시 말해, 소스 출력 인에이블 신호(SOE)의 하이레벨 구간동안 먹스회로(380)는 턴오프되고 차지 쉐어 회로(382)는 턴온되어, 도 8에 도시된 바와 같이, 차지 쉐어링이 수행될 수 있다.
도 9에 도시된 바와 같이, 소스 드라이버 IC(SDIC)가 노멀 구동 타입하에서 하이지(Hi-Z) 모드로 동작하는 경우, 먹스회로(380) 및 차지 쉐어 회로(382)는 모두 소스 출력 인에이블 신호(SOE)가 하이레벨인 구간 동안 모두 턴오프 되어, 각 채널이 플로팅(Floating) 상태가 되어 이전에 공급된 데이터 전압이 유지된다.
도 10에 도시된 바와 같이, 소스 드라이버 IC(SDIC)가 노멀 구동 타입하에서 드라이빙 모드로 동작하는 경우, 소스 출력 인에이블 신호(SOE)에 관계없이 먹스회로(380)는 항상 턴온 상태를 유지하고, 차지 쉐어 회로(382)는 턴오프 상태를 유지함으로써 데이터 전압이 직접 또는 크로싱되어 해당 채널로 공급된다.
상술한 도 8 및 도 9에 도시된 바와 같이, 노멀 구동 타입 하에서의 차지 쉐어링 모드 및 하이지 모드에서는 래치 인에이블 신호(Latch_En)의 라이징 엣지에 동기되는 출력 버퍼회로(370)의 데이터 전압 출력 시점이 소스 출력 인에이블 신호(SOE)의 폴링엣지에 동기되는 먹스회로(380)의 턴온시점 보다 빠름으로 인해 출력 버퍼회로(370)의 출력 전압(#P1)과 먹스회로(380)의 출력 전압(#P2) 간의 전압 차이가 발생하여 파워 노이즈가 발생하는 것을 알 수 있다.
또한, 도 10에 도시된 바와 같이 노멀 구동 타입 하에서의 드라이빙 모드의 경우, 먹스회로(380)가 소스 출력 인에이블 신호(SOE)에 동기되지 않고 항상 턴온 되어 있기 때문에, 출력 버퍼회로(370)의 출력 전압(#P1)과 먹스회로(380)의 출력 전압(#P2) 간의 전압 차이는 발생하지 않지만 먹스회로(380)의 턴오프가 불가능하여 저전력 구동인 차지 쉐어링을 수행할 수 없다는 한계가 있다.
그러나, ARC 구동 타입 하에서의 드라이빙 모드의 경우, 도 11에 도시된 바와 같이 컨트롤 패킷에 포함된 차지 쉐어링 제어 정보(C/S)에 따라 소스 출력 인에이블 신호(SOE)가 하이레벨인 구간동안 먹스회로(380)를 턴오프 시키고 차지 쉐어 회로(382)를 턴온 시킬 수 있기 때문에, 차지 쉐어링을 수행할 수 있다. 이에 따라, 본 발명에 따른 소스 드라이버 IC(SDIC)는 ARC 구동 타입 하에서의 드라이빙 모드에서도, 소스 출력 인에이블 신호(SOE)가 하이레벨인 구간 동안 차지 쉐어링을 수행할 수 있어 저전력 구현이 가능하다.
한편, 본 발명에 따른 소스 드라이버 IC(SDIC)는, 도 8 내지 도 10에 도시된 바와 같이, 노멀 구동 타입 하에서 동작하는 중 제2 값(하이레벨)을 갖는 타이밍 설정 신호(ARC)가 수신되면, ARC 구동 타입으로 동작할 수 있다. 이에 따라, 제2 래치회로(340)는 소스 출력 인에이블 신호(SOE)의 폴링엣지(또는 폴링엣지로부터 소정 마진 이후의 시점)에 동기하여 출력되는 래치 인에이블 신호(Latch_En)의 라이징 엣지에 인에이블 되어 동작하며, 레벨 쉬프터 회로(350), 디지털-아날로그 변환부(360), 및 출력 버퍼회로(370) 또한 래치 인에이블 신호(Latch_En)의 라이징 엣지에 동기하여 동작할 수 있다.
도 8 내지 도 10에서는 래치 인에이블 신호(Latch_En)의 라이징 엣지와 소스 출력 인에이블 신호(SOE)의 폴링 엣지 간에 소정 마진이 존재하는 것으로 도시하였는데, 이는 먹스회로(380)가 턴온 된 후 먹스회로(380)에서 출력되는 데이터 전압이 출력 버퍼회로(370)에서 출력되는 데이터 전압과 동일해지는데 일정 시간이 요구될 수 있기 때문이다. 다른 예로, 래치 인에이블 신호(Latch_En)의 라이징 엣지는 소스 출력 인에이블 신호(SOE)의 폴링 엣지와 마진 없이 동기될 수도 있을 것이다.
도 8 내지 도 10에 도시된 바와 같이, 본 발명에 따른 ARC 구동 타입 하에서의 각 구동모드 에서는 래치 인에이블 신호(Latch_En)가 출력되는 타이밍을 먹스회로(380)의 턴온 시점(소스 출력 인에이블 신호(SOE)의 폴링 엣지)에 동기시킴으로써, 먹스회로(380)의 턴온 시점에서 출력 버퍼회로(370)의 출력 전압(#P1)과 먹스회로(380)의 출력 전압(#P2)이 동일하게 되어 파워 노이즈가 발생을 최소화할 수 있고, 드라이빙 모드로 동작시에도 소스 출력 인에이블 신호(SOE)가 하이레벨인 구간동안 먹스회로(380)를 턴오프 시킬 수 있어 차지 쉐어링이 가능하여 전력 소모를 감소시킬 수도 있다.
이하, 본 발명에 따른 소스 드라이버 IC 구동 방법에 대해 도 12를 참조하여 설명하기로 한다.
도 12는 본 발명의 일 실시예에 따른 소스 드라이버 IC 구동 방법을 보여주는 흐름도이다.
먼저, 수신회로가 타이밍 컨트롤러로부터 영상 데이터 및 타이밍 설정 신호를 수신한다(S1310).
일 실시예에 있어서, 수신회로는 래치 인에이블 신호의 출력 타이밍을 제1 타이밍 또는 제2 타이밍 중 어느 하나의 타이밍으로 설정하기 위한 타이밍 설정 신호(ARC)를 타이밍 컨트롤러로부터 수신할 수 있다.
일 예로, 타이밍 설정 신호(ARC)는 제1 값(로우레벨) 또는 제2 값(하이레벨)을 갖는 플래그 형태로 구현될 수 있다. 예컨대, 타이밍 설정 신호(ARC)가 제1 값을 갖는 플래그인 경우 래치 인에이블 신호의 출력 타이밍은 제1 타이밍으로 설정되고, 타이밍 설정 신호(ARC)가 제2 값을 갖는 플래그인 경우 래치 인에이블 신호의 출력 타이밍은 제2 타이밍으로 설정될 수 있다.
일 실시예에 있어서, 제1 타이밍은 소스 출력 인에이블 신호(SOE)가 하이레벨로 유지되는 구간에 포함되고, 제2 타이밍은 소스 출력 인에이블 신호(SOE)가 로우레벨로 유지되는 구간에 포함될 수 있다.
예를 들어, 제1 타이밍은 소스 출력 인에이블 신호(SOE)가 로우레벨에서 하이레벨로 천이하는 시점(라이징 엣지) 또는 이전 수평라인 중 마지막 영상 데이터의 수신 시점일 수 있고, 제2 타이밍은 소스 출력 인에이블 신호(SOE)가 하이레벨에서 로우레벨로 천이하는 시점(폴링 엣지) 또는 소스 출력 인에이블 신호(SOE)의 폴링 엣지와 현재 수평라인의 영상 데이터 중 첫 번째 영상 데이터의 수신 시점 사이일 수 있다. 이때, 제1 타이밍에 대한 정보 및 제2 타이밍에 대한 정보는 레지스터(미도시)에 저장되어 있을 수 있다.
다음으로, 제1 래치회로가 영상 데이터를 샘플링한다(S1320). 일 실시예에 있어서, 제1 래치회로는 타이밍 컨트롤러로부터 직렬로 입력되는 영상 데이터(RGB)를 각 샘플링 래치들에 연결된 쉬프트 레지스터회로에서 입력되는 소스 스타트 펄스(SSP)에 동기하여 샘플링할 수 있다.
다음으로, 래치 인에이블 신호 출력 제어회로는 타이밍 설정 신호(ARC)를 분석하여 타이밍 설정 신호(ARC)가 제1 값 또는 제2 값 중 어떤 값을 갖는지 판단한다(S1325). 래치 인에이블 신호 출력 제어회로는, 타이밍 설정 신호(ARC)가 제1 값을 가지는 것으로 판단되면 제1 타이밍에 래치 인에이블 신호(Latch_En)를 출력하고(S1331), 타이밍 설정신호(ARC)가 제2 값을 가지는 것으로 판단되면 제2 타이밍에 래치 인에이블 신호(Latch_En)를 출력한다(S1332). 제1 타이밍에 래치 인에이블 신호(Latch_En)가 출력될 때를 노멀 구동 타입으로 정의하고, 제2 타이밍에 래치 인에이블 신호(Latch_En)가 출력될 때를 ARC 구동 타입으로 정의한다.
다음으로, 제2 래치회로가 제1 타이밍 또는 제2 타이밍에 출력되는 래치 인에이블 신호(Latch_En)의 라이징 엣지에 동기하여 영상 데이터를 출력한다(S1335).
일 실시예에 있어서, 제2 래치회로에 포함된 홀딩 래치들은 제1 래치회로에서 출력되는 각 채널 별 샘플링된 영상 데이터들을 래치하여 래치 인에이블 신호 출력 제어회로에 의해 제1 타이밍 또는 제2 타이밍에 출력된 래치 인에이블 신호(Latch_En)의 라이징 엣지에 동시에 출력할 수 있다.
다음으로, 레벨 쉬프터회로는 제2 래치 회로에서 출력되는 영상 데이터를 소정 전압레벨로 쉬프트 시키고(S1340), 디지털-아날로그 변환부는 레벨 쉬프터회로에서 출력되는 영상 데이터를 아날로그 형태의 데이터 전압으로 변환한다(S1350). 일 실시예에 있어서, 디지털-아날로그 변환부는 영상 데이터를 정극성 또는 부극성의 데이터 전압으로 변환하여 출력할 수 있다.
다음으로, 출력 버퍼회로가 래치 인에이블 신호(Latch_En)의 라이징 엣지에 동기하여 데이터 전압을 증폭하여 출력한다(S1360). 일 실시예에 있어서, 출력 버퍼회로는 디지털-아날로그 변환부에서 출력되는 정극성 또는 부극성의 데이터 전압을 증폭하여 출력할 수 있다.
다음으로, 먹스회로는 소스 출력 인에이블 신호(SOE)가 로우레벨인 구간 동안 턴온되어 출력 버퍼회로에서 출력되는 데이터 전압을 각 채널로 출력한다(S1370).
이때, 래치 인에이블 신호(Latch_En)의 출력 타이밍이 소스 출력 인에이블 신호(SOE)의 라이징 엣지 또는 이전 수평라인의 마지막 영상 데이터가 수신된 시점에 동기되어 출력되는 노멀 구동 타입 하에서는, 출력 버퍼회로의 출력이 먹스회로가 턴온되기 이전에 변화된다. 이에 따라, 디지털-아날로그 변환부의 노이즈가 감소된다.
반대로, 래치 인에이블 신호(Latch_En)의 출력 타이밍이 먹스회로가 턴온 되는 시점인 소스 출력 인에이블 신호(SOE)의 폴링 엣지에 동기되거나 소스 출력 인에이블 신호(SOE)의 폴링 엣지보다 소정 시간 이후의 시점에 동기되는 ARC 구동 타입 하에서는, 출력 버퍼회로의 출력이 먹스회로가 턴온된 이후에 변화된다. 이에 따라, 먹스회로의 파워 노이즈가 감소된다.
한편, 도 12에 도시하지는 않았지만, 노멀 구동 타입 또는 ARC 구동 타입 하에서 소스 출력 인에이블 신호(SOE)가 하이레벨인 구간 동안 먹스회로는 턴오프되고,차지 쉐어 회로는 턴온되어 차지 쉐어링을 수행하거나, 소스 출력 인에이블 신호(SOE)가 하이레벨인 구간 동안 먹스회로 및 차지 쉐어 회로 모두 턴오프 되어 하이지 모드로 동작할 수도 있다.
또한, 노멀 구동 타입 하에서 구동 모드가 드라이빙 모드인 경우, 소스 출력 인에이블 신호가 하이레벨인 구간 동안에도 먹스회로는 턴온되므로 차지 쉐어링을 수행할 수 없지만, .ARC 구동 타입 하에서 구동 모드가 드라이빙 모드인 경우, 컨트롤 패킷에 차지 쉐어링 정보(C/S)가 포함되어 있으면 소스 출력 인에이블 신호(SOE)가 하이레벨인 구간 동안 먹스회로를 턴오프시킬 수 있어 차지 쉐어링을 수행할 수 있어 저전력 구현이 가능하다.
본 발명이 속하는 기술분야의 당업자는 상술한 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
예컨대, 상술한 실시예에 있어서는 래치 인에이블 신호의 출력 타이밍이 디스플레이 장치의 구동 중 변경 가능한 것으로 설명하였지만, 다른 실시예에 있어서 래치 인에이블 신호의 출력 타이밍은 디스플레이 패널의 특성에 따라 미리 제1 타이밍 또는 제2 타이밍 중 어느 하나로 고정되어 설정될 수도 있을 것이다.
또한, 본 명세서에 설명되어 있는 방법들은 적어도 부분적으로, 하나 이상의 컴퓨터 프로그램 또는 구성요소를 사용하여 구현될 수 있다.　 이 구성요소는 휘발성 및 비휘발성 메모리를 포함하는 컴퓨터로 판독 가능한 매체 또는 기계 판독 가능한 매체를 통해 일련의 컴퓨터 지시어들로서 제공될 수 있다. 상기 지시어들은 소프트웨어 또는 펌웨어로서 제공될 수 있으며, 전체적 또는 부분적으로, ASICs, FPGAs, DSPs, 또는 그 밖의 다른 유사 소자와 같은 하드웨어 구성에 구현될 수도 있다. 상기 지시어들은 하나 이상의 프로세서 또는 다른 하드웨어 구성에 의해 실행되도록 구성될 수 있는데, 상기 프로세서 또는 다른 하드웨어 구성은 상기 일련의 컴퓨터 지시어들을 실행할 때 본 명세서에 개시된 방법들 및 절차들의 모두 또는 일부를 수행하거나 수행할 수 있도록 한다.
그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
300: 소스 드라이버 IC 310: 수신회로
320: 쉬프트 레지스터회로 330: 제1 래치회로
340: 제2 래치회로 341: 래치 인에이블 신호 출력 제어회로
350: 레벨 쉬프터회로 360: 디지털-아날로그 변환부
370: 출력 버퍼회로 380: 먹스회로
382: 차지 쉐어 회로 383: 모드 제어회로

Claims (18)

  1. 영상 데이터를 샘플링하는 제1 래치회로;
    상기 샘플링된 영상 데이터를 래치하여 래치 인에이블 신호(Latch_En)의 라이징 엣지에 동시에 출력하는 제2 래치회로;
    타이밍 설정 신호에 따라 제1 타이밍에 상기 래치 인에이블 신호를 출력하거나, 상기 제1 타이밍과 다른 제2 타이밍에 상기 래치 인에이블 신호를 출력하는 래치 인에이블 신호 출력 제어회로;
    상기 제2 래치회로로부터 동시에 출력되는 상기 영상 데이터를 아날로그 형태의 데이터 전압으로 변환하는 디지털-아날로그 변환부;
    상기 래치 인에이블 신호의 라이징 엣지에 동기하여 상기 데이터 전압을 증폭하여 출력하는 출력 버퍼회로; 및
    소스 출력 인에이블 신호(SOE)의 로우레벨 구간 동안 턴온되어 상기 출력 버퍼회로로부터 출력되는 데이터 전압을 각 채널로 출력하는 먹스회로를 포함하고,
    상기 제2 타이밍은 상기 출력 버퍼회로가 상기 데이터 전압을 상기 먹스회로의 턴온 시점 이후에 출력하게 하는 시점인 소스 드라이버 IC.
  2. 제1항에 있어서,
    상기 타이밍 설정 신호는 제1 값 또는 제2 값 중 어느 하나의 값을 갖는 플래그로 구현되고,
    상기 래치 인에이블 신호 출력 제어회로는 제1 값을 갖는 타이밍 설정 신호가 수신되면 상기 래치 인에이블 신호를 상기 제1 타이밍에 출력하고, 제2 값을 갖는 타이밍 설정 신호가 수신되면 상기 래치 인에이블 신호를 상기 제2 타이밍에 출력하는 것을 특징으로 하는 소스 드라이버 IC.
  3. 제2항에 있어서,
    상기 타이밍 설정 신호는,
    상기 디지털-아날로그 변환부의 노이즈가 상기 먹스회로의 파워 노이즈보다 크면 상기 제1 값으로 설정되고, 상기 먹스회로의 파워 노이즈가 상기 디지털-아날로그 변환부의 노이즈보다 크면 상기 제2 값으로 설정되는 것을 특징으로 하는 소스 드라이버 IC.
  4. 제1항에 있어서,
    상기 제1 타이밍은 상기 소스 출력 인에이블 신호가 하이레벨로 유지되는 구간에 포함되고, 상기 제2 타이밍은 상기 소스 출력 인에이블 신호가 로우레벨로 유지되는 구간에 포함되는 것을 특징으로 하는 소스 드라이버 IC.
  5. 제1항에 있어서,
    상기 제1 타이밍은 상기 소스 출력 인에이블 신호의 라이징 엣지 또는 이전 수평라인의 영상 데이터 중 마지막 영상 데이터의 수신이 완료된 시점인 것을 특징으로 하는 소스 드라이버 IC.
  6. 제1항에 있어서,
    상기 제2 타이밍은 상기 소스 출력 인에이블 신호의 폴링 엣지 또는 상기 소스 출력 인에이블 신호의 폴링 엣지와 현재 수평라인의 영상 데이터 중 첫 번째 영상 데이터의 수신이 완료된 시점 사이인 것을 특징으로 하는 소스 드라이버 IC.
  7. 제1항에 있어서,
    상기 제1 타이밍에 대한 정보 및 상기 제2 타이밍에 대한 정보가 저장되는 레지스터를 더 포함하는 것을 특징으로 하는 소스 드라이버 IC.
  8. 제1항에 있어서,
    상기 타이밍 설정 신호가 입력되는 핀을 더 포함하는 것을 특징으로 하는 소스 드라이버 IC.
  9. 제1항에 있어서,
    상기 타이밍 설정 신호는 제1 값 또는 제2 값 중 어느 하나의 값을 갖는 플래그이고,
    상기 플래그는 CEDS(Clock Embedded Differential Signaling) 방식을 통해 전송되는 컨트롤 패킷에 포함되어 수신되는 것을 특징으로 하는 소스 드라이버 IC.
  10. 제1항에 있어서,
    상기 먹스회로의 출력단과 연결되고, 차지 쉐어 제어 신호에 따라 서로 다른 2개의 데이터 라인을 선택적으로 연결시켜 차지 쉐어링을 수행하는 차지 쉐어 회로; 및
    구동 모드에 따라 상기 먹스회로 및 상기 차지 쉐어 회로를 제어하는 모드 제어회로를 더 포함하는 것을 특징으로 하는 소스 드라이버 IC.
  11. 제10항에 있어서,
    상기 모드 제어회로는,
    상기 구동 모드가 차지 쉐어링 모드인 경우, 상기 소스 출력 인에이블 신호의 하이레벨 구간 동안 상기 먹스회로에 포함된 제1 스위칭 소자를 턴오프시키고 상기 차지 쉐어 회로에 포함된 제2 스위칭 소자를 턴온 시키며,
    상기 구동 모드가 하이지(Hi-Z)모드 경우, 상기 소스 출력 인에이블 신호의 하이레벨 구간 동안 상기 제1 스위칭 소자는 턴오프시키고 상기 제2 스위칭 소자는 턴오프 시키는 것을 특징으로 하는 소스 드라이버 IC.
  12. 제10항에 있어서,
    상기 모드 제어회로는,
    상기 타이밍 설정 신호가 제1 값을 갖고 상기 구동 모드가 드라이빙 모드인 경우 상기 소스 출력 인에이블 신호의 하이레벨 구간 동안 상기 먹스회로에 포함된 제1 스위칭 소자는 턴온시키고, 차지 쉐어 회로에 포함된 제2 스위칭 소자는 턴오프시켜 상기 출력 버퍼회로로부터 출력되는 데이터 전압을 상기 각 채널로 출력하고,
    상기 타이밍 설정 신호가 제2 값을 갖고 상기 구동 모드가 드라이빙 모드인 경우 상기 소스 출력 인에이블 신호의 하이레벨 구간 동안 상기 먹스회로에 포함된 제1 스위칭 소자는 턴오프시키고 상기 차지 쉐어 회로에 포함된 제2 스위칭 소자는 턴온시켜 차지 쉐어링이 수행되게 하는 것을 특징으로 하는 소스 드라이버 IC.
  13. 수신회로가 영상 데이터 및 타이밍 설정 신호를 수신하는 단계;
    제1 래치회로가 상기 영상 데이터를 샘플링하는 단계;
    래치 인에이블 신호 출력 제어회로가 상기 타이밍 설정 신호가 제1 값을 갖는 경우 제1 타이밍에 래치 인에이블 신호를 출력하고, 상기 타이밍 설정 신호가 제2 값을 갖는 경우 상기 제1 타이밍과 다른 제2 타이밍에 상기 래치 인에이블 신호를 출력하는 단계;
    제2 래치회로가 상기 제1 타이밍 또는 제2 타이밍에 출력되는 상기 래치 인에이블 신호의 라이징 엣지에 동기하여 상기 영상 데이터를 출력하는 단계;
    디지털-아날로그 변환부가 상기 제2 래치회로에서 출력되는 영상 데이터를 아날로그 형태의 데이터 전압으로 변환하는 단계;
    출력 버퍼회로가 상기 래치 인에이블 신호의 라이징 엣지에 동기하여 상기 데이터 전압을 증폭하여 출력하는 단계; 및
    먹스회로가 소스 출력 인에이블 신호(SOE)의 로우레벨 구간 동안 턴온되어 상기 출력 버퍼회로로부터 출력되는 데이터 전압을 각 채널로 출력하는 단계를 포함하고,
    상기 제2 타이밍은 상기 출력 버퍼회로가 상기 데이터 전압을 상기 먹스회로의 턴온 시점 이후에 출력하게 하는 시점인 소스 드라이버 IC 구동 방법.
  14. 제13항에 있어서,
    상기 제1 타이밍은 상기 소스 출력 인에이블 신호의 라이징 엣지 또는 이전 수평라인의 영상 데이터 중 마지막 영상 데이터의 수신이 완료된 시점인 것을 특징으로 하는 소스 드라이버 IC 구동 방법.
  15. 제13항에 있어서,
    상기 제2 타이밍은 상기 소스 출력 인에이블 신호의 폴링 엣지 또는 상기 소스 출력 인에이블 신호의 폴링 엣지와 현재 수평라인의 영상 데이터 중 첫 번째 영상 데이터의 수신이 완료된 시점 사이인 것을 특징으로 하는 소스 드라이버 IC 구동 방법.
  16. 제13항에 있어서,
    상기 소스 출력 인에이블 신호의 하이레벨 구간 동안, 구동 모드가 차지 쉐어링 모드인 경우, 상기 먹스회로에 포함된 제1 스위칭 소자는 턴오프되고, 차지 쉐어 회로에 포함된 제2 스위칭 소자가 턴온되어 차지 쉐어링을 수행하는 단계를 더 포함하는 것을 특징으로 하는 소스 드라이버 IC 구동 방법.
  17. 제13항에 있어서,
    상기 소스 출력 인에이블 신호의 하이레벨 구간 동안, 구동 모드가 하이지(Hi-Z) 모드인 경우, 상기 먹스회로에 포함된 제1 스위칭 소자는 턴오프되고, 차지 쉐어 회로에 포함된 제2 스위칭 소자가 턴오프 되는 것을 특징으로 하는 소스 드라이버 IC 구동 방법.
  18. 제13항에 있어서,
    상기 타이밍 설정 신호가 제1 값을 갖고 구동 모드가 드라이빙 모드인 경우, 상기 소스 출력 인에이블 신호의 하이레벨 구간 동안 상기 먹스회로에 포함된 제1 스위칭 소자는 턴온되고, 차지 쉐어 회로에 포함된 제2 스위칭 소자는 턴오프 되어 상기 출력 버퍼회로로부터 출력되는 데이터 전압을 상기 각 채널로 출력하고,
    상기 타이밍 설정 신호가 제2 값을 갖고 구동 모드가 드라이빙 모드인 경우, 상기 소스 출력 인에이블 신호의 하이레벨 구간 동안 상기 먹스회로에 포함된 제1 스위칭 소자는 턴오프되고 차지 쉐어 회로에 포함된 제2 스위칭 소자는 턴온되어 차지 쉐어링을 수행하는 단계를 더 포함하는 것을 특징으로 하는 소스 드라이버 IC 구동 방법.
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