CN114242009B - 数据驱动集成电路及防短路方法、电路板、显示模组 - Google Patents

Abstract

本申请提供了一种数据驱动集成电路及防短路方法、电路板、显示模组和显示装置。数据驱动集成电路包括：输出缓冲器，输出缓冲器包括多路转换电路、电荷分享电路和逻辑电路，多路转换电路包括第一输出开关组和第二输出开关组，电荷分享电路包括电荷分享开关；第一输出开关组连接逻辑电路的第一输出端，在第一信号的控制下导通或断开；第二输出开关组连接逻辑电路的第二输出端，在第二信号的控制下导通或断开；电荷分享开关连接逻辑电路的第三输出端，在第三信号的控制下导通或断开；逻辑电路控制第一信号、第二信号和第三信号同一时段仅有一个为工作电平，以使得电荷分享开关、第一输出开关组、第二输出开关组在同一时段至多有一个打开。

Description

数据驱动集成电路及防短路方法、电路板、显示模组

技术领域

本申请涉及半导体技术领域，具体而言，本申请涉及一种数据驱动集成电路及防短路方法、电路板、显示模组和显示装置。

背景技术

时序控制器(Timing Controller，TCON)把从外部接收的数据信号、控制信号以及时钟转换信号转换成适合于数据驱动集成电路(Source Driver IC，SDIC)的数据信号、控制信号、时钟信号，实现显示面板的图像显示。TCON与SDIC之间的信号传输对应有不同的信号接口技术，CEDS(Clock Embedded Differential Signal，时钟嵌入差分信号)接口技术因具有更稳定的时钟恢复方案和更高的传输效率脱颖而出。

现有技术大尺寸的液晶显示(LCD，Liquid Crystal Display)技术中，时序控制集成电路(TCON IC)和SDIC在显示中相互配合但是相对独立的单元模块，若模组厂出货的产品(Open Cell)不包含TCON板，终端客户在TCON-LESS(无TCON板)应用时，CEDS接口的TCON-LESS产品通过前端SOC(System on Chip，系统级芯片)输送CEDS信号给SDIC；前端SOC可能会送出不满足CEDS协议的数据信号，会导致SDIC出现大电流，发生SDIC烧毁，进而会导致整机烧毁。

发明内容

本申请针对现有方式的缺点，提出一种数据驱动集成电路及防止其短路的方法、电路板、显示模组和显示装置，用以解决现有数据驱动集成电路可能发生大电流导致烧毁的技术问题。

第一方面，本申请提供了一种数据驱动集成电路，采用时钟嵌入差分信号接口，包括输出缓冲器，所述输出缓冲器包括多路转换电路和电荷分享电路，其特征在于，所述输出缓冲器还包括逻辑电路，所述多路转换电路包括第一输出开关组和第二输出开关组，所述电荷分享电路包括电荷分享开关；

所述第一输出开关组连接所述逻辑电路的第一输出端，用于在所述第一输出端输出的第一信号的控制下导通或断开；

所述第二输出开关组连接所述逻辑电路的第二输出端，用于在所述第二输出端输出的第二信号的控制下导通或断开；

所述电荷分享开关连接所述逻辑电路的第三输出端，用于在所述第三输出端输出的第三信号的控制下导通或断开；

所述逻辑电路，用于控制所述第一信号、所述第二信号和所述第三信号同一时段仅有一个为工作电平，以使得所述电荷分享开关、所述第一输出开关组、所述第二输出开关组在同一时段至多有一个打开。

可选的，所述逻辑电路包括第一子逻辑电路、第二子逻辑电路和第三子逻辑电路；

所述第一子逻辑电路分别连接源输出使能信号端和极性控制信号端，并根据源输出使能信号和极性控制信号输出所述第一信号；

所述第二子逻辑电路分别连接所述源输出使能信号端和所述极性控制信号端，并根据所述源输出使能信号和所述极性控制信号输出所述第二信号；

所述第三子逻辑电路分别连接所述源输出使能信号端和电荷分享模式选择信号端，并根据所述源输出使能信号和电荷分享模式选择信号输出所述第三信号。

可选的，所述第一子逻辑电路包括第一非门、第二非门、第三非门和第一与非门；

所述第一与非门的第一输入端通过所述第一非门与所述源输出使能信号端连接，第二输入端通过所述第二非门与所述极性控制信号端连接，输出端与所述第三非门的输入端连接，所述第三非门的输出端与所述第一输出端连接。

可选的，所述第二子逻辑电路包括第四非门、第五非门和第二与非门；

所述第二与非门的第一输入端通过所述第四非门与所述源输出使能信号端连接，第二输入端与所述极性控制信号端连接，输出端与所述第五非门的输入端连接，所述第五非门的输出端与所述第二输出端连接。

可选的，所述第三子逻辑电路包括第六非门、第七非门和第三与非门；

所述第三与非门的第一输入端与所述源输出使能信号端连接，第二输入端通过所述第六非门与所述电荷分享模式选择信号端连接，输出端与所述第七非门的输入端连接，所述第七非门的输出端与所述第三输出端连接。

可选的，所述输出缓冲器包括缓冲器，所述缓冲器包括第一电压信号输出端和第二电压信号输出端；

所述第一输出开关组的第一端分别连接所述第一电压信号输出端、所述第二电压信号输出端和所述第二输出开关组的第一端，第二端分别连接所述第二输出开关组的第二端、所述电荷分享开关的第一端，控制端连接所述逻辑电路的第一输出端；

所述第二输出开关组的第一端分别连接所述第一电压信号输出端和所述第二电压信号输出端，第二端分别连接所述电荷分享开关的第一端，控制端连接所述逻辑电路的第二输出端。

第二方面，本申请提供了一种电路板，集成有如第一方面所述的数据驱动集成电路。

第三方面，本申请提供了一种显示模组，包括如第二方面所述的电路板、显示面板，所述电路板绑定在所述显示面板的绑定区；所述电路板通过前端系统级芯片提供时钟嵌入差分信号。

可选的，所述显示面板包括多条第一数据线和多条第二数据线，所述第一数据线和所述第二数据线交替排列；

所述数据驱动集成电路包括缓冲器、多个第一通道和多个第二通道，所述缓冲器包括交替排列的第一电压信号输出端和第二电压信号输出端，所述第一通道和所述第二通道交替排列，所述第一通道与所述第一电压信号输出端一一对应设置，所述第二通道与所述第二电压信号输出端一一对应设置；

所述第一通道与所述第一数据线一一对应连接，所述第二通道与所述第二数据线一一对应连接。

第四方面，本申请提供了一种显示装置，包括如第三方面所述的显示模组。

第五方面，本申请实施例提供了一种防止如第一方面所述的数据驱动集成电路短路的方法，包括：所述逻辑电路输出所述第一信号给所述第一输出开关组，输出所述第二信号给所述第二输出开关组；

所述逻辑电路输出所述第三信号给所述电荷分享开关，其中，所述第一信号、所述第二信号和所述第三信号同一时段仅有一个为工作电平。

可选的，所述逻辑电路包括第一子逻辑电路、第二子逻辑电路和第三子逻辑电路；

所述逻辑电路输出所述第一信号给所述第一输出开关组，输出所述第二信号给所述第二输出开关组，所述逻辑电路输出所述第三信号给所述电荷分享电路，包括：

所述第一子逻辑电路根据源输出使能信号、极性控制信号输出所述第一信号；

所述第二子逻辑电路根据所述源输出使能信号、所述极性控制信号输出所述第二信号；

所述第三子逻辑电路根据所述源输出使能信号、电荷分享模式选择信号输出所述第三信号。

本申请实施例提供的技术方案带来的有益技术效果包括：

本申请实施例提供的数据驱动集成电路，由于输出缓冲器还包括逻辑电路，第一输出开关组连接逻辑电路的第一输出端，用于在第一输出端输出的第一信号的控制下导通或断开；第二输出开关组连接逻辑电路的第二输出端，用于在第二输出端输出的第二信号的控制下导通或断开；电荷分享开关连接逻辑电路的第三输出端，用于在第三输出端输出的第三信号的控制下导通或断开；而逻辑电路用于控制第一信号、第二信号和第三信号同一时段仅有一个为工作电平，以使得电荷分享开关、第一输出开关组、第二输出开关组在同一时段至多有一个打开，能够避免数据驱动集成电路因接收到的数据信号不满足CEDS协议而导致发生短路烧毁，进而保护了数据驱动集成电路。

上述说明仅是本申请实施例技术方案的概述，为了能够更清楚了解本申请实施例的技术手段，而可依照说明书的内容予以实施，并且为了让本申请实施例的上述和其它目的、特征和优点能够更明显易懂，以下特举本申请实施例的具体实施方式。

附图说明

本申请上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：

图1为一种数据驱动集成电路模块示意图；

图2为输出缓冲器模块示意图；

图3为输入数据正常及异常时数据驱动集成电路的波形图；

图4为本申请实施例提供的一种逻辑电路图；

图5为本申请实施例提供的一种逻辑电路图；

图6为本申请实施例提供的逻辑电路的真值表；

图7为本申请实施例输入数据异常时数据驱动集成电路的波形模拟图；

图8为本申请实施例提供的一种防止数据驱动集成电路大电流方法流程图。

附图标记说明：

100-输出缓冲器；110-缓冲器；120-多路转换电路；130-电荷分享电路；121-第一个第一输出开关；122-第二个第一输出开关；123-第一个第二输出开关；124-第二个第二输出开关；131-电荷分享开关；200-逻辑电路；210-第一子逻辑电路；220-第二子逻辑电路；230第三子逻辑电路；211-第一非门；212-第二非门；213-第三非门；214-第一与非门；221-第四非门；222-第五非门；223-第二与非门；231-第六非门；232-第七非门；233-第三与非门。

具体实施方式

下面详细描述本申请，本申请的实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的部件或具有相同或类似功能的部件。此外，如果已知技术的详细描述对于示出的本申请的特征是不必要的，则将其省略。下面通过参考附图描述的实施例是示例性的，仅用于解释本申请，而不能解释为对本申请的限制。

本技术领域技术人员可以理解，除非另外定义，这里使用的所有术语(包括技术术语和科学术语)，具有与本申请所属领域中的普通技术人员的一般理解相同的意义。还应该理解的是，诸如通用字典中定义的那些术语，应该被理解为具有与现有技术的上下文中的意义一致的意义，并且除非像这里一样被特定定义，否则不会用理想化或过于正式的含义来解释。

本技术领域技术人员可以理解，除非特意声明，这里使用的单数形式“一”、“一个”、“所述”和“该”也可包括复数形式。应该进一步理解的是，本申请的说明书中使用的措辞“包括”是指存在所述特征、整数、步骤、操作、元件和/或组件，但是并不排除存在或添加一个或多个其他特征、整数、步骤、操作、元件、组件和/或它们的组。应该理解，当我们称元件被“连接”到另一元件时，它可以直接连接到其他元件，或者也可以存在中间元件。此外，这里使用的“连接”可以包括无线连接。这里使用的措辞“和/或”包括一个或更多个相关联的列出项的全部或任一单元和全部组合。

数据驱动集成电路(SDIC，Source Driver IC)的主要作用是接收前端提供的数字视频数据信号和控制信号，通过数模转换器把数字信号转换成相应的模拟灰阶电压信号，输入到显示面板的像素中，驱动液晶分子的旋转，实现显示面板的显示。

参考图1所示，图1为常规CEDS接口的数据驱动集成电路模块示意图，CEDS接收器接收并解码前端提供的数字视频数据信号和控制信号，然后通过移位寄存器调整数据传输方向；数据锁存器接收CEDS接收器解码输出的RGB(红色、绿色和蓝色)数据信号，并对输入的RGB数据信号进行采样和锁存；数模转换器根据Gamma信号和CEDS接收器输出的控制信号将RGB数据信号转换为对应的RGB模拟灰阶电压信号，再通过输出缓冲器输送到显示面板各数据线中，实现液晶面板的图像显示。

具体地，CEDS接收器输出的控制信号包括SOE信号(Source Output Enable，源输出使能信号)、POL信号(Polarity Control，极性控制信号)、MODE信号(Charge SharingMode，电荷分享模式选择信号)等，控制信号用于控制数据驱动集成电路各模块工作。

参考图2所示，输出缓冲器100包括缓冲器110、多路转换电路120和电荷分享电路130，多路转换电路120包括第一输出开关组(第一个第一输出开关121和第二个第一输出开关122)和第二输出开关组(第一个第二输出开关123和第二个第二输出开关124)，电荷分享电路130包括电荷分享开关131，缓冲器110接收数模转换器输出的RGB模拟灰阶电压信号，并将RGB模拟灰阶电压信号输出到多路转换电路120中，缓冲器110用于提升RGB模拟灰阶电压信号带载能力，稳定电压输出。

继续参考图2所示，缓冲器110包括多个第一电压信号输出端a(图中仅示出了一个第一电压信号输出端a)和多个第二电压信号输出端b(图中仅示出了一个第一电压信号输出端b)，第一电压信号输出端a和第二电压信号输出端b交替设置，数据驱动集成电路包括多个交替排列的第一通道和第二通道，第一通道与第一电压信号输出端a一一对应设置，第二通道与第一电压信号输出端b一一对应设置，第一通道通过输出端OUT1输出RGB模拟灰阶电压信号到对应的数据线，第二通道通过输出端OUT2输出RGB模拟灰阶电压信号到对应的数据线，像素电极根据数据线加载的电压，与公共电极共同作用控制液晶分子转动，实现液晶面板的图像显示，如果液晶分子长期处于某一电压水平，液晶分子就会发生不可逆转的极化，因此需要控制加载到同一数据线上的电压极性不停变换，具体地，可以通过多路转换电路120实现第一通道通过输出端OUT1输出正极性的电压信号或负极性的电压信号，通过多路转换电路120实现第二通道通过输出端OUT2输出负极性的电压信号或正极性的电压信号，第一通道输出的电压信号的极性与第二通道输出的电压信号的极性相反。

继续参考图2所示，第一个第一输出开关121分别连接第一电压信号输出端a和第一通道的输出端OUT1，第二个第一输出开关122分别连接第二电压信号输出端b和第二通道的输出端OUT2；第一个第二输出开关123分别连接第一电压信号输出端a和第二通道的输出端OUT2，第二个第二输出开关124分别连接第二电压信号输出端b和第一通道的输出端OUT1。

具体地，继续参考图2所示，假设第一电压信号输出端a输出高电平的电压信号，第二电压信号输出端b输出低电平的电压信号；第一通道OUT1连接显示面板第一根数据线，第二通道OUT2连接显示面板第二根数据线，在第一输出开关组导通，第二输出开关组不导通时，高电平的电压信号通过第一通道的输出端OUT1输入到显示面板中的第一根数据线，低电平的电压信号通过第二通道的输出端OUT2输入到显示面板中的第二根数据线；而在第一输出开关组不导通，第二输出开关组导通时，高电平的电压信号通过第二通道的输出端OUT2输入到显示面板中的第二根数据线，低电平的电压信号通过第一通道的输出端OUT1输入到显示面板中的第一根数据线，以此实现数据线加载电压极性的变化。

继续参考图2所示，电荷分享电路130包括电荷分享开关131，主要作用是在一帧数据信号输入结束后，在下一帧数据信号输入前，通过控制电荷分享开关131导通，以将所有数据线连接在一起，使极性相反的数据线之间的电荷相互中和，降低新一帧输出信号的负载，并达到降低功耗的目的。具体的，可分别设置第一通道的输出端OUT1、第二通道的输出端OUT2通过电荷分享开关131与公共电极线Vcom连接，以此实现将各数据线连接在一起。

图3示出了传统的CEDS接口数据驱动集成电路正常及非正常时的波形图，CEDS信号传输包括三个阶段：时钟训练阶段(图中Training Partten阶段)、配置阶段(图中CTRS、CTRE阶段)和RGB数据传输阶段(图中RGB data阶段)；图中CSE信号(Charge SharingEnable，电荷分享使能信号)为控制电荷分享开关131导通与断开的控制信号，当CSE信号为高电平时，电荷分享开关131导通；OP信号(Output Control，输出控制信号)为控制第一输出开关组和第二输出开关组中的开关导通与断开的控制信号，当OP信号为高电平时，第一输出开关组或第二输出开关组中的开关导通。

继续参考图3所示，SOE信号的产生是需要数据驱动集成电路内部识别CEDS接收器传输的RGB数据信号个数，当识别到有RGB数据信号传输，经过一段预设时间后SOE信号变为高电平，预设时间的时长具体根据数据驱动集成电路的设计以及实际需要设定，前一个周期传输的RGB数据信号会影响后一个周期SOE信号变为高电平的时刻，当SOE信号变为高电平时，CSE信号会同步变为高电平，而OP信号需等前一CSE信号变为低电平一段时间后才会变为高电平。

如图3所示，当数据驱动集成电路接收到的CEDS信号中RGB数据信号不足时(即当RGB数据信号传输非正常时)，下一个周期的SOE信号相较于正常时序就会提前变为高电平，CSE信号也提前变为高电平，但由于OP信号需等前一CSE信号变为低电平一段时间后才会变为高电平，因此当SOE信号提前变为高电平时，会存在OP信号仍为高电平的情况，这样会存在OP信号与CSE信号同时为高电平的情况，OP信号与CSE信号同时为高电平时会产生大电流，从而会导致数据驱动集成电路烧毁。具体地，如图2和图3所示，图3中的OP信号对应图2中的第一信号OME_H和第二信号OME_L，OP信号为高电平时，第一输出开关组或第二输出开关组导通，即第一信号OME_H或第二信号OME_L为高电平时，对应OP信号为高电平；当OP信号为高电平时，第一输出开关组或第二输出开关组导通，当CSE信号为高电平时，电荷分享开关131也导通，第一电压信号输出端a与第二电压信号输出端b之间通过电荷分享电路导通，相当于发生短路，当数据驱动集成电路有短路发生的时候，电源管理集成电路不能及时断电保护，进而导致数据驱动集成电路烧毁。

现有CEDS接口的SDIC在前端输出不符合协议需求时，未做足够的电路设计来确保SDIC正常工作，当无法避免前端数据条件的时候，SDIC自我防护就显得尤为重要。

基于现有技术存在的上述问题，本申请提出一种数据驱动集成电路，通过变更控制多路转换电路与电荷分享电路的逻辑电路，避免数据驱动集成电路因接收到的数据信号出错而导致发生短路，进而保护了数据驱动集成电路。

下面以具体实施例对本申请的技术方案以及本申请的技术方案如何解决上述技术问题进行详细说明。

如图2和图4所示，本申请实施例提供了一种CEDS接口的数据驱动集成电路，包括输出缓冲器，输出缓冲器包括缓冲器110、多路转换电路120和电荷分享电路130，输出缓冲器100还包括逻辑电路200，缓冲器110包括第一电压信号输出端a和第二电压信号输出端b，多路转换电路120包括第一输出开关组(第一个第一输出开关121和第二个第一输出开关122)和第二输出开关组(第一个第二输出开关123和第二个第二输出开关124)，电荷分享电路130包括电荷分享开关131。

第一输出开关组连接逻辑电路200的第一输出端，用于在第一输出端输出的第一信号OME_H的控制下导通或断开；第二输出开关组连接逻辑电路200的第二输出端，用于在第二输出端输出的第二信号OME_L的控制下导通或断开；电荷分享开关131连接逻辑电路200的第三输出端，用于在第三输出端输出的第三信号CSE的控制下导通或断开。

逻辑电路200用于控制第一信号OME_H、第二信号OME_L和第三信号CSE同一时段仅有一个为工作电平，以使得电荷分享开关131、第一输出开关组(图2所示第一个第一输出开关121、第二个第一输出开关122)、第二输出开关组(图2所示第一个第二输出开关123、第二个第二输出开关124)在同一时段至多有一个打开，即参考图2，同一时段仅有第一个第一输出开关121和第二个第一输出开关122打开，或仅有第一个第二输出开关123和第二个第二输出开关124打开，或仅有电荷分享开关131打开。

需要说明的是，第一信号OME_H为控制第一个第一输出开关121和第二个第一输出开关122导通或断开的控制信号，第一信号OME_H的工作电平可以为高电平，也可以为低电平，本申请实施例中以第一信号OME_H的工作电平为高电平为例，即当第一信号OME_H为高电平信号时，第一个第一输出开关121和第二个第一输出开关122导通。第二信号OME_L为控制第一个第二输出开关123和第二个第二输出开关124导通或断开的控制信号，第二信号OME_L的工作电平可以为高电平，也可以为低电平，本申请实施例中以第二信号OME_L的工作电平为高电平为例，即当第二信号OME_L为高电平信号时，第二输出开关123和第二个第二输出开关124导通。第三信号CSE为控制电荷分享开关131导通或断开的控制信号，第三信号CSE的工作电平可以为高电平，也可以为低电平，本申请实施例中以第三信号CSE的工作电平为高电平为例，即当第三信号CSE为高电平信号时，电荷分享开关131导通。

具体地，本申请实施例中，第一个第一输出开关121、第二个第一输出开关122、第一个第二输出开关123、第二个第二输出开关124和电荷分享开关131可以为传输门，也可以为单个的CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)，还可以为三极管，本申请实施例中的具体开关种类与现有技术中的开关选择可以是相同的。

本申请实施例提供的数据驱动集成电路，通过逻辑电路控制第一信号OME_H、第二信号OME_L和第三信号CSE同一时段仅有一个为工作电平，以使得电荷分享开关、第一输出开关组和第二输出开关组在同一时段至多有一个打开，能够在TCON-LESS机种前端送出的CEDS数据不满足协议的条件下，也可以避免数据驱动集成电路产生大电流，进而避免数据驱动集成电路发生短路烧毁，保护了数据驱动集成电路。

具体地，如图2和图4所示，本申请实施例中的输出缓冲器100包括缓冲器110，缓冲器110包括第一电压信号输出端a和第二电压信号输出端b；第一输出开关组的第一端分别连接第一电压信号输出端a、第二电压信号输出端b和第二输出开关组的第一端，第二端分别连接第二输出开关组的第二端、电荷分享开关131的第一端，控制端连接逻辑电路200的第一输出端；第二输出开关组的第一端分别连接第一电压信号输出端a和所述第二电压信号输出端b，第二端分别连接电荷分享开关131的第一端，控制端连接逻辑电路200的第二输出端。

继续参考图2和图4所示，第一个第一输出开关121第一端分别连接第一电压信号输出端a和第一个第二输出开关123的第一端，第二端分别连接第二个第二输出开关124的第二端、一个电荷分享开关131的第一端，控制端连接逻辑电路200的第一输出端；第二个第一输出开关122第一端分别连接第二电压信号输出端b和第二个第二输出开关124的第一端，第二端分别连接第一个第二输出开关123的第二端、另一个电荷分享开关131的第一端，控制端连接逻辑电路200的第一输出端，逻辑电路200的第一输出端输出第一信号OME_H；第一个第二输出开关123第一端连接第一电压信号输出端a，第二端连接一个电荷分享开关131的第一端，控制端连接逻辑电路200的第二输出端；第二个第二输出开关124第一端连接第二电压信号输出端b，第二端连接和另一个电荷分享开关131的第一端，控制端连接逻辑电路200的第二输出端，逻辑电路200的第二输出端输出第二信号OME_L。

下面结合附图详细介绍一下本申请实施例中逻辑电路200的设计。

如图5所示，逻辑电路200包括第一子逻辑电路210、第二子逻辑电路220和第三子逻辑电路230；第一子逻辑电路210分别连接源输出使能信号SOE端和极性控制信号POL端，并根据源输出使能信号SOE和极性控制信号POL输出第一信号OME_H；第二子逻辑电路220分别连接源输出使能信号SOE端和极性控制信号POL端，并根据源输出使能信号SOE和极性控制信号POL输出第二信号OME_L；第三子逻辑电路230分别连接源输出使能信号SOE端和电荷分享模式选择信号MODE端，并根据源输出使能信号SOE和电荷分享模式选择信号MODE输出第三信号CSE。

在一种具体实施方式中，如图5所示，第一子逻辑电路210包括第一非门211、第二非门212、第三非门213和第一与非门214；第一与非门214的第一输入端通过第一非门211与源输出使能信号SOE端连接，第二输入端通过第二非门212与极性控制信号POL端连接，输出端与第三非门213的输入端连接，第三非门的213输出端与逻辑电路200第一输出端连接，第一子逻辑电路210根据输入的源输出使能信号SOE以及极性控制信号POL输出第一信号OME_H。

第二子逻辑电路220包括第四非门221、第五非门222和第二与非门223；第二与非门223的第一输入端通过第四非门221与源输出使能信号SOE端连接，第二输入端与极性控制信号POL端连接，输出端与第五非门222的输入端连接，第五非门222的输出端与逻辑电路200第二输出端连接，第二子逻辑电路220根据输入的源输出使能信号SOE以及极性控制信号POL输出第二信号OME_L。

第三子逻辑电路230包括第六非门231、第七非门232和第三与非门233；第三与非门233的第一输入端与源输出使能信号SOE端连接，第二输入端通过第六非门231与电荷分享模式选择信号MODE端连接，输出端与第七非门232的输入端连接，第七非门232的输出端与逻辑电路200第三输出端连接；第三子逻辑电路230根据输入的源输出使能信号SOE以及电荷分享模式选择信号MODE输出第三信号CSE。

如图6所示，图6示出了逻辑电路200的真值表，从图6中可以看到，逻辑电路200无论何种输入状态，第一信号OME_H、第二信号OME_L和第三信号CSE在同一时段至多有一个是高电平信号，即本申请实施例提供的逻辑电路200可以保证电荷分享开关131、第一输出开关组、第二输出开关组在同一时段至多有一个打开，进而能够避免电荷分享开关131、第一输出开关组、第二输出开关组在同一时段同时打开出现的大电流问题，避免了数据驱动集成电路短路烧毁的风险。

如图7所示，图7示出了本申请实施例输入数据异常时(即当RGB数据信号传输非正常时)的波形模拟示意图，该模拟结果与设计原理一致，具体地，与现有技术输入数据异常相比，当由于RGB数据信号传输异常导致源输出使能信号SOE提前变为高电平时，第三信号CSE同步变为高电平，此时电荷分享开关131导通，由于本申请逻辑电路200的设计，此时第一信号OME_H和第二信号OME_L均为低电平，即此时第一输出开关组和第二输出开关组均处于断开的状态，能够防止数据驱动集成电路发生短路烧毁的风险。

基于同一发明构思，本申请提供了一种电路板，集成有如上的数据驱动集成电路，该电路板具有与上述数据驱动集成电路相同的有益效果，因此不再赘述。

具体地，本申请实施例中的电路板除了集成有数据驱动集成电路外，还可以集成其它电路，例如，该电路板还集成有电源管理集成电路。

基于同一发明构思，本申请提供了一种显示模组，显示模组包括上述的电路板、显示面板，电路板绑定在显示面板的绑定区；电路板通过前端系统级芯片提供时钟嵌入差分信号。该显示模组具有与上述电路板相同的有益效果，因此不再赘述。

具体实施时，显示面板包括多条第一数据线和多条第二数据线，第一数据线和第二数据线交替排列；数据驱动集成电路包括缓冲器、多个第一通道和多个第二通道，缓冲器包括交替排列的第一电压信号输出端和第二电压信号输出端，第一通道和第二通道交替排列，第一通道与第一电压信号输出端一一对应设置，第二通道与第二电压信号输出端一一对应设置；第一通道与第一数据线一一对应连接，第二通道与第二数据线一一对应连接。第一通道(或第一数据线)交替加载第一电压信号与第二电压信号，第二通道(或第二数据线)交替加载第二电压信号与第一电压信号。

基于同一发明构思，本申请提供了一种显示装置，包括如上的显示模组，该显示装置具有与上述显示模组相同的有益效果，因此不再赘述。

具体地，本申请实施例中的显示装置可以为液晶显示器，也可以为液晶电视。

基于同一发明构思，本申请提供一种防止上述数据驱动集成电路短路的方法，如图8所示，包括：

S100：逻辑电路输出第一信号给第一输出开关组，输出第二信号给所述第二输出开关组。

S200：逻辑电路输出第三信号给电荷分享开关，其中，第一信号、第二信号和第三信号同一时段仅有一个为工作电平。

需要说明的是，上述的S100和S200并不表示执行时的先后顺序，实际执行时，逻辑电路可以同时输出第一信号、第二信号和第三信号。

进一步的，如图5所示，逻辑电路200包括第一子逻辑电路210、第二子逻辑电路220和第三子逻辑电路230；逻辑电路200输出第一信号OME_H给第一输出开关组，输出第二信号OME_L给第二输出开关组，输出第三信号CSE给电荷分享开关，包括：

S210：第一子逻辑电路210根据源输出使能信号SOE、极性控制信号POL输出第一信号OME_H；

S220：第二子逻辑电路根据源输出使能信号SOE、极性控制信号POL输出第二信号OME_L；

S230：第三子逻辑电路230根据源输出使能信号SOE、电荷分享模式选择信号MODE输出第三信号CSE。

具体地，本申请实施例中根据源输出使能信号SOE、极性控制信号POL和电荷分享模式选择信号MODE输出第一信号OME_H、第二信号OME_L和第三信号CSE的电平高低请参见图6所示。

本申请实施例提供的技术方案带来的有益技术效果包括：

本申请实施例提供的数据驱动集成电路，由于输出缓冲器还包括逻辑电路，第一输出开关组连接逻辑电路的第一输出端，用于在第一输出端输出的第一信号的控制下导通或断开；第二输出开关组连接逻辑电路的第二输出端，用于在第二输出端输出的第二信号的控制下导通或断开；电荷分享开关连接逻辑电路的第三输出端，用于在第三输出端输出的第三信号的控制下导通或断开；而逻辑电路用于控制第一信号、第二信号和第三信号同一时段仅有一个为工作电平，以使得电荷分享开关、第一输出开关组、第二输出开关组在同一时段至多有一个打开，能够避免数据驱动集成电路因接收到的数据信号不满足CEDS协议而导致发生短路烧毁，进而保护了数据驱动集成电路。

本技术领域技术人员可以理解，本申请中已经讨论过的各种操作、方法、流程中的步骤、措施、方案可以被交替、更改、组合或删除。进一步地，具有本申请中已经讨论过的各种操作、方法、流程中的其他步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。进一步地，现有技术中的具有与本申请中公开的各种操作、方法、流程中的步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。

在本申请的描述中，需要理解的是，术语“中心”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。

术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，除非另有说明，“多个”的含义是两个或两个以上。

在本说明书的描述中，具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。

应该理解的是，虽然附图的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，其可以以其他的顺序执行。而且，附图的流程图中的至少一部分步骤可以包括多个子步骤或者多个阶段，这些子步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，其执行顺序也不必然是依次进行，而是可以与其他步骤或者其他步骤的子步骤或者阶段的至少一部分轮流或者交替地执行。

以上所述仅是本申请的部分实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本申请原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本申请的保护范围。

Claims (11)

1.一种数据驱动集成电路，采用时钟嵌入差分信号接口，包括输出缓冲器，所述输出缓冲器包括多路转换电路和电荷分享电路，其特征在于，所述输出缓冲器还包括逻辑电路，所述多路转换电路包括第一输出开关组和第二输出开关组，所述电荷分享电路包括电荷分享开关；

所述第一输出开关组连接所述逻辑电路的第一输出端，用于在所述第一输出端输出的第一信号的控制下导通或断开；

所述第二输出开关组连接所述逻辑电路的第二输出端，用于在所述第二输出端输出的第二信号的控制下导通或断开；

所述电荷分享开关连接所述逻辑电路的第三输出端，用于在所述第三输出端输出的第三信号的控制下导通或断开；

所述逻辑电路，用于控制所述第一信号、所述第二信号和所述第三信号同一时段仅有一个为工作电平，以使得所述电荷分享开关、所述第一输出开关组、所述第二输出开关组在同一时段至多有一个打开；

所述逻辑电路包括第一子逻辑电路、第二子逻辑电路和第三子逻辑电路；

所述第一子逻辑电路分别连接源输出使能信号端和极性控制信号端，并根据源输出使能信号和极性控制信号输出所述第一信号；

所述第二子逻辑电路分别连接所述源输出使能信号端和所述极性控制信号端，并根据所述源输出使能信号和所述极性控制信号输出所述第二信号；

所述第三子逻辑电路分别连接所述源输出使能信号端和电荷分享模式选择信号端，并根据所述源输出使能信号和电荷分享模式选择信号输出所述第三信号。

2.如权利要求1所述数据驱动集成电路，其特征在于，所述第一子逻辑电路包括第一非门、第二非门、第三非门和第一与非门；

所述第一与非门的第一输入端通过所述第一非门与所述源输出使能信号端连接，第二输入端通过所述第二非门与所述极性控制信号端连接，输出端与所述第三非门的输入端连接，所述第三非门的输出端与所述第一输出端连接。

3.如权利要求1所述数据驱动集成电路，其特征在于，所述第二子逻辑电路包括第四非门、第五非门和第二与非门；

所述第二与非门的第一输入端通过所述第四非门与所述源输出使能信号端连接，第二输入端与所述极性控制信号端连接，输出端与所述第五非门的输入端连接，所述第五非门的输出端与所述第二输出端连接。

4.如权利要求1所述数据驱动集成电路，其特征在于，所述第三子逻辑电路包括第六非门、第七非门和第三与非门；

所述第三与非门的第一输入端与所述源输出使能信号端连接，第二输入端通过所述第六非门与所述电荷分享模式选择信号端连接，输出端与所述第七非门的输入端连接，所述第七非门的输出端与所述第三输出端连接。

5.如权利要求1-4任一项所述的数据驱动集成电路，其特征在于，所述输出缓冲器包括缓冲器，所述缓冲器包括第一电压信号输出端和第二电压信号输出端；

所述第一输出开关组的第一端分别连接所述第一电压信号输出端、所述第二电压信号输出端和所述第二输出开关组的第一端，第二端分别连接所述第二输出开关组的第二端、所述电荷分享开关的第一端，控制端连接所述逻辑电路的第一输出端；

所述第二输出开关组的第一端分别连接所述第一电压信号输出端和所述第二电压信号输出端，第二端分别连接所述电荷分享开关的第一端，控制端连接所述逻辑电路的第二输出端。

6.一种电路板，其特征在于，集成有如权利要求1-5任一项所述的数据驱动集成电路。

7.一种显示模组，其特征在于，包括如权利要求6所述的电路板、显示面板，所述电路板绑定在所述显示面板的绑定区；

所述电路板通过前端系统级芯片提供时钟嵌入差分信号。

8.如权利要求7所述显示模组，其特征在于，所述显示面板包括多条第一数据线和多条第二数据线，所述第一数据线和所述第二数据线交替排列；

所述数据驱动集成电路包括缓冲器、多个第一通道和多个第二通道，所述缓冲器包括交替排列的第一电压信号输出端和第二电压信号输出端，所述第一通道和所述第二通道交替排列，所述第一通道与所述第一电压信号输出端一一对应设置，所述第二通道与所述第二电压信号输出端一一对应设置；

所述第一通道与所述第一数据线一一对应连接，所述第二通道与所述第二数据线一一对应连接。

9.一种显示装置，其特征在于，包括如权利要求7或8所述的显示模组。

10.一种防止权利要求1-5任一项所述的数据驱动集成电路短路的方法，其特征在于，包括：

所述逻辑电路输出所述第一信号给所述第一输出开关组，输出所述第二信号给所述第二输出开关组；

所述逻辑电路输出所述第三信号给所述电荷分享开关，其中，所述第一信号、所述第二信号和所述第三信号同一时段仅有一个为工作电平。

11.如权利要求10所述的方法，其特征在于，所述逻辑电路包括第一子逻辑电路、第二子逻辑电路和第三子逻辑电路；

所述逻辑电路输出所述第一信号给所述第一输出开关组，输出所述第二信号给所述第二输出开关组，所述逻辑电路输出所述第三信号给所述电荷分享电路，包括：

所述第一子逻辑电路根据源输出使能信号、极性控制信号输出所述第一信号；

所述第二子逻辑电路根据所述源输出使能信号、所述极性控制信号输出所述第二信号；

所述第三子逻辑电路根据所述源输出使能信号、电荷分享模式选择信号输出所述第三信号。

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