KR20240066082A - 홀 소자 및 홀 센서 - Google Patents

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KR20240066082A
KR20240066082A KR1020230141987A KR20230141987A KR20240066082A KR 20240066082 A KR20240066082 A KR 20240066082A KR 1020230141987 A KR1020230141987 A KR 1020230141987A KR 20230141987 A KR20230141987 A KR 20230141987A KR 20240066082 A KR20240066082 A KR 20240066082A
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insulating film
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electrodes
active layer
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KR1020230141987A
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마사또 이노우에
겐고 핫또리
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아사히 가세이 일렉트로닉스 가부시끼가이샤
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Abstract

시트 저항의 변동을 억제하여, 감도 보정을 용이하게 한다. 홀 소자(1)는 기판(2), 기판 위에서 2차원 전자 가스막을 형성하는 활성층(32), 활성층에 대하여 각각 하측 및 상측에 적층되는 제1 버퍼층(31) 및 제2 버퍼층(33)을 포함하는 적층체(3), 적층체 위에 형성된 절연막(4), 절연막에 마련된 콘택트 홀을 통해 활성층에 각각 접속하는 적어도 2개의 전극(6a, 6b)을 포함하고, 적어도 2개의 전극 중 한쪽의 전극(6a)이 해당 콘택트 홀 위에서 다른 쪽의 전극(6b)을 향해서 절연막 위에 연장 설치되는, 복수의 전극(6a 내지 6d)을 구비한다. 2차원 전자 가스막-UP형의 홀 소자에 있어서, 전극 사이즈를 확보하기 위해서 전극(6b)을 향해서 절연막 위에 연장 설치된 전극(6a)과 활성층의 사이에 절연막을 개재시킴으로써 전극(6a)으로부터 구동 전압이 막 두께 방향으로 인가되어 활성층의 시트 저항이 변동하는 것을 억제할 수 있다.

Description

홀 소자 및 홀 센서{HALL DEVICE AND HALL SENSOR}
본 발명은 홀 소자 및 홀 센서에 관한 것이다.
자기 센서의 일종인 홀 소자로서, 2차원 전자 가스막을 형성하는 활성층을 채용함으로써 구동 전압에 대하여 생성되는 출력 전압의 비율, 즉 감도를 향상시키고, 활성층을 포함하는 적층체 위에 절연막을 통해 전극(UP)을 마련함으로써 저노이즈화하고, 그것에 의해 SN비의 향상을 도모한 2차원 전자 가스막-UP형의 홀 소자가 고려된다. 이러한 UP형의 홀 소자는, 예를 들어 특허문헌 1에 개시되어 있다.
특허문헌 1: 일본 특허 공개 제2018-160631호 공보
본 발명의 제1 양태에 있어서는, 기판과, 상기 기판 위에서 2차원 전자 가스 막을 형성하는 활성층과, 해당 활성층에 대하여 각각 하측 및 상측에 적층되는 제1버퍼층 및 제2 버퍼층을 포함하는 적층체와, 상기 적층체 위에 형성된 절연막과, 상기 절연막에 마련된 콘택트 홀을 통해 상기 활성층에 각각 접속하는 적어도 2개의 전극을 포함하고, 해당 적어도 2개의 전극 중 한쪽의 전극이 해당 콘택트 홀 위로부터 다른 쪽의 전극을 향해 상기 절연막 위에 연장 설치되는, 복수의 전극을 구비하는 홀 소자가 제공된다.
본 발명의 제2 양태에 있어서는, 제1 양태의 홀 소자를 구비하고, 상기 홀 소자의 상기 활성층에 들어가는 자장의 강도를 검출하는 홀 센서가 제공된다.
또한, 상기 발명의 내용은, 본 발명의 특징 모두를 열거한 것은 아니다. 또한, 이들 특징군의 서브 콤비네이션도 또한, 발명으로 결정될 수 있다.
도 1a는 본 실시 형태에 따른 사시에서 볼 때의 홀 소자의 전체 구성을 나타낸다.
도 1b는 사시에서 볼 때의 홀 소자의 분해 구성을 나타낸다.
도 1c는 상면에서 볼 때의 홀 소자의 상면 구성을 나타낸다.
도 1d는 도 1c에 있어서의 기준선 DD에 관한 XZ 단면 위에서의 홀 소자의 내부 구성을 나타낸다.
도 2a는 본 실시 형태에 따른 상면에서 볼 때의 홀 소자를 구비하는 홀 센서의 전체 구성을 나타낸다.
도 2b는 도 2a의 기준선 BB에 관한 단면 위에서의 홀 센서의 내부 구성을 나타낸다.
도 3은 본 실시 형태에 따른 홀 소자의 제조 흐름을 나타낸다.
도 4a는 홀 소자의 제조 흐름의 기판 준비 공정에 있어서의 소자의 상태를 나타낸다.
도 4b는 홀 소자의 제조 흐름의 적층체 형성 공정에 있어서의 소자의 상태를 나타낸다.
도 4c는 홀 소자의 제조 흐름의 개구 형성 공정에 있어서의 소자의 상태를 나타낸다.
도 4d는 홀 소자의 제조 흐름의 유전체막 형성 공정에 있어서의 소자의 상태를 나타낸다.
도 4e는 홀 소자의 제조 흐름의 유전체막의 에칭 공정에서의 소자의 상태를 나타낸다.
도 4f는 홀 소자의 제조 흐름의 적층체 에칭 공정에서의 소자의 상태를 나타낸다.
도 4g는 홀 소자의 제조 흐름의 보호막 형성 공정에 있어서의 소자의 상태를 나타낸다.
도 4h는 홀 소자의 제조 흐름의 콘택트 홀 형성 공정에 있어서의 소자의 상태를 나타낸다.
도 4i는 홀 소자의 제조 흐름의 전극 형성 공정에 있어서의 소자의 상태를 나타낸다.
도 5는 홀 소자의 초핑 동작 시에 있어서의 홀 출력의 과도 특성을 나타낸다
도 6은 전극 사이즈(연장 설치 길이 L) 및 절연막의 막 두께 (d)를 최적 설계하기 위한 모델 소자의 구성을 나타낸다.
도 7a는 전극의 피복률 75％ 및 절연막의 막 두께 0 내지 540㎚에 대한 모델 소자의 감도 변동률을 나타낸다.
도 7b는 도 7a에 나타낸 모델 소자의 감도 변동률의 시험 결과를 나타낸다.
도 8a는 전극의 피복률 60％ 및 절연막의 막 두께 0 내지 135㎚에 대한 모델 소자의 감도 변동률을 나타낸다.
도 8b는 도 8a에 도시한 모델 소자의 감도 변동률의 시험 결과를 나타낸다.
도 9a는 전극의 피복률 50％ 및 절연막의 막 두께 0㎚(절연막 없음)에 대한 모델 소자의 감도 변동률을 나타낸다.
도 9b는 도 9a에 도시한 모델 소자의 감도 변동률의 시험 결과를 나타낸다.
도 10은 도 10에, 모델 소자의 감도 변동률이 최적 조건을 충족하는 전극의 피복률 및 절연막의 막 두께의 범위를 나타낸다.
이하, 발명의 실시 형태를 통해서 본 발명을 설명하지만, 이하의 실시 형태는 청구범위에 따른 발명을 한정하는 것은 아니다. 또한, 실시 형태 중에서 설명되어 있는 특징의 조합 모두가 발명의 해결 수단에 필수적이라고는 할 수 없다.
도 1a 내지 도 1d에, 본 실시 형태에 따른 홀 소자(1)의 구성을 나타낸다. 여기서, 도 1a는, 홀 소자(1)의 전체 구성을 나타내고, 도 1b는, 홀 소자(1)의 분해 구성을 나타내고, 도 1c는, 홀 소자(1)의 상면 구성을 나타내며, 도 1d는, 도 1c에 있어서의 기준선 DD(즉, 대향하는 전극(6a, 6b)의 중심을 연결하는 기준선)에 관한 XZ 단면 위에서의 홀 소자(1)의 내부 구성을 나타낸다. 홀 소자(1)는 대향하는 전극, 예를 들어 전극(6a, 6b) 간에 구동 전압을 인가해서 소자 본체에 전류를 흘릴 때에, 다른 대향하는 전극, 즉 전극(6c, 6d) 간에 발생하는 홀 기전력을 검출함으로써, 전극(6a, 6b)의 대향 방향 및 전극(6c, 6d)의 대향 방향의 각각에 직교하는 방향에 관한 자장 강도를 검출하는 소자이다. 여기서, UP형의 홀 소자에서는, 구동 전압을 인가함으로써 전극으로부터 막 두께 방향으로 전압이 인가되어 활성층의 시트 저항이 변동하기 때문에, 감도 보정이 곤란해지는 것이 우려된다. 홀 소자(1)는 기판(2), 적층체(3), 절연막(4), 복수의 전극(6a 내지 6d)을 구비한다.
기판(2)은 소자 본체인 적층체(3)를 형성하기 위한 기재이며, 예를 들어 갈륨비소(예를 들어, GaAs)와 같은 화합물 반도체를 포함하는 반도체 기판을 채용할 수 있다. 기판(2)은 상면에서 볼 때 정사각 형상 또는 대략 정사각 형상을 갖는다. 또한, 후술하는 전극(6a, 6b)이 대향해서 배치되는 기판(2) 위의 대각선 방향을 X축 방향으로 하고, 이것에 교차(본 실시 형태에서는 직교)하는 방향이며, 후술하는 전극(6c, 6d)이 대향해서 배치되는 기판(2) 위의 다른 대각선 방향을 Y축 방향으로 하고, 이들의 X축 및 Y축 방향에 직교하는 기판(2)의 두께 방향을 Z축 방향으로 한다.
적층체(3)는 기판(2) 위에 지지되는 소자 본체이다. 적층체(3)는 기판(2)보다 어느 정도 작은 상면에서 볼 때 정사각 형상 또는 대략 정사각 형상을 갖는다. 후술하는 바와 같이 전극(6a 내지 6d)을 적층체(3) 위에 배치함으로써, 기판(2)의 상면의 거의 전역에 적층체(3)(활성층(32))를 넓힐 수 있고, 그것에 의해 전류 집중이 완화되어 저노이즈화를 도모할 수 있다. 적층체(3)는 활성층(32), 제1 버퍼층(31) 및 제2 버퍼층(33)을 포함한다.
활성층(감자면이라고도 칭함)(32)은, 홀 기전력을 생성하는 층이며, 예를 들어 인듐비소(예를 들어, InAs)와 같은 화합물 반도체를 포함해서 막 두께 15㎚로 제막된다. 활성층(32)은 상대적으로 낮은 에너지 전도대를 갖는다. 활성층(32)의 상면 위에 있어서, 후술하는 절연막(4)의 콘택트 홀(4a 내지 4d)의 내측에 위치하고, 그것들과 동일 형상(또는 상사하는 형상)의 영역을 접촉 영역(3a 내지 3d)이라 칭한다. 접촉 영역(3a 내지 3d)에 있어서, 전극(6a 내지 6d)이 활성층(32)에 접속된다. 또한, 접촉 영역(3a 내지 3d)의 상면에서 볼 때의 형상(본 예에 있어서는 삼각 형상)에 있어서의 적어도 하나의 각을 둥글게 함으로써, 접촉 영역(3a 내지 3d)에 있어서 전극(6a 내지 6d) 및 활성층(32)의 사이에 흐르는 전류가 영역 단부에 집중되는 것을 완화할 수 있다.
제1 버퍼층(31) 및 제2 버퍼층(33)은 기판(2)과 활성층(32) 사이의 격자 부정합을 완화시키기 위한 층이며, 예를 들어 InAs에 가까운 격자 상수를 갖는 알루미늄갈륨비소안티모니드(예를 들어, AlGaAsSb)와 같은 화합물 반도체를 포함해서 각각 막 두께 600㎚ 및 35㎚로 제막된다. 제1 버퍼층(31) 및 제2 버퍼층(33)은 상대적으로 높은, 예를 들어 활성층(32)보다 1.3eV 정도 높은 에너지 전도대를 갖는다.
기판(2) 위에서, 제1 버퍼층(31) 및 제2 버퍼층(33)을 활성층(32)에 대하여 각각 하측 및 상측에 적층함으로써(이러한 적층 구조의 적층체(3)를 초고 이동도 막이라고 칭함), 활성층(32)은 전자가 불순물 확산되지 않고, 예를 들어 20000㎠/Vs 이상의 고이동도를 갖는 2차원 전자 가스막을 형성한다. 또한, 제2 버퍼층(33)에 콘택트 홀(4a 내지 4d)을 형성하기 위한 개구가 마련된다.
또한, 제1 버퍼층(31) 및 제2 버퍼층(33)은 동일한 재료에 한정되지 않고, 다른 재료를 사용하여 형성해도 된다. 또한, 제1 버퍼층(31)의 아래에 갈륨비소를 포함하는 막 두께 150㎚의 버퍼층, 제2 버퍼층(33) 위에 갈륨비소안티모니드(예를 들어, GaAsSb)를 포함하는 막 두께 10㎚의 버퍼층을 마련해도 된다. 또한, 활성층(32)을 제조 프로세스에 의한 대미지로부터 보호하도록, 제2 버퍼층(33)의 위에 예를 들어 갈륨비소를 포함하는 캡층을 마련해도 된다.
또한, 적층체(3)는 활성층(32)을 갈륨비소를 포함해서 형성하고, 제1 버퍼층(31) 및 제2 버퍼층(33)의 적어도 한쪽을 알루미늄갈륨비소(예를 들어, AlGaAs)를 포함해서 형성해도 된다. 이러한 적층 구조의 적층체(3)를 고이동도막이라고 칭한다. 고이동도막은, 예를 들어 4000㎠/Vs 이상의 이동도를 갖는다.
절연막(4)은 적층체(3) 위에 형성되여, 특히 활성층(32)을 절연하고 또한 부식으로부터 보호하기 위한 막체이다. 절연막(4)은 1종 이상의 유전체를 포함해도 된다. 절연막(4)은 산화실리콘(예를 들어, SiO, SiO2) 및 질화실리콘(예를 들어, SiN, Si3N4) 중 적어도 하나를 포함해도 된다. 산화실리콘은 적어도 실리콘 원자와 산소 원자를 포함하는 단결정 또는 다결정 또는 아몰퍼스이며, 수소 분자를 포함해도 된다. 질화실리콘은 적어도 실리콘 원자와 질소 원자를 포함하는 단결정 또는 다결정 또는 아몰퍼스이며, 수소 분자를 포함해도 된다. 또한, 저유전율막(low-k막), 예를 들어 불화실리케이트유리(FSG), 파릴렌, 탄소도프산화실리콘(예를 들어, SiOC), 불화탄화수소, 테플론(등록상표), 메틸실세스퀴옥산(MSQ), 히드로겐실세스퀴옥산(HSQ), 폴리이미드, 방향족탄화수소 폴리머(SiLK), 폴리아릴렌에테르(PAE), 불화아몰퍼스카본, 포러스실리카 등 중 적어도 하나를 포함해도 된다.
절연막(4)은 일례로서 적층체(3)와 동일한 형상 및 동일한 크기를 갖고, 절연막(4)의 4개의 모서리부 근방에 Z축 방향으로 관통하고, 또한 제2 버퍼층(33)의 개구를 통해 활성층(32)의 상면에 도달하는 콘택트 홀(4a 내지 4d)이 형성되어 있다. 콘택트 홀(4a 내지 4d)은 일례로서 상면에서 볼 때 직각삼각 형상을 갖고, 그 2개의 빗변이 이루는 정점을 절연막(4)의 모서리부를 향하고, 2개의 빗변을 각각 절연막(4)의 2개의 변부와 평행하게 배열하고, 저변을 대향하는 절연막(4)의 모서리부를 향해서 배치된다.
본 실시 형태에 있어서는, 절연막(4)은 유전체막(41) 및 보호막(42)을 포함한다. 유전체막(하드마스크라고도 칭함)(41)은, 적층체(3)의 전체 상면 및 제2 버퍼층(32)의 개구 내에 부분적으로 배치되고, 상술한 콘택트 홀(4a 내지 4d)이 형성된다. 보호막(42)은 유전체막(41)의 상면 위에 성막된다. 절연막(4)의 막 두께는 135㎚ 이상, 바람직하게는 270㎚ 이상, 보다 바람직하게는 540㎚ 이상이다.
유전체막(41)은 보호막(42)보다 작은 유전율을 갖고 또한 보호막(42)보다 큰 막 두께를 갖도록 형성할 수 있다. 예를 들어, 유전체막(41)은 산화실리콘(비유전율∼4)을 사용하여 막 두께 약 300㎛, 보호막(42)은 질화실리콘(비유전율∼6)을 사용하여 막 두께 약 160㎛로 형성해도 된다. 이와 같이, 소자의 내측에 상대적으로 유전율이 작고 또한 막 두께가 큰 유전체막(41)을 마련함으로써, 전극(6a 내지 6d) 중 콘택트 홀(4a 내지 4d) 위로부터 소자의 중심을 향해서 연장되는 부분(도 1c 및 도 1d에 있어서의 연장 설치 부분(6a1 내지 6d1))과 활성층(32)의 사이에 위치하는 절연막(4)에 의해 형성되는 기생 용량(∝유전율/막 두께)이 작아지고, 전극(6a 내지 6d)에 구동 전압을 인가했을 때에 연장 설치 부분(6a1 내지 6d1)으로부터 절연막(4)을 통해 활성층(32)에 막 두께 방향(Z축 방향)으로 인가되는 전압에 대한 감도가 억제되고, 그것에 의해 활성층의 시트 저항의 변동을 억제할 수 있다.
또한, 상술한 형태 대신에, 보호막(42)이 유전체막(41)보다 작은 유전율을 갖고 또한 유전체막(41)보다 큰 막 두께를 갖도록 형성해도 된다. 예를 들어, 보호막(42)은 산화실리콘(비유전율∼4)을 사용하여 막 두께 약 300㎛, 유전체막(41)은 질화실리콘(비유전율∼6)을 사용하여 막 두께 약 160㎛로 형성해도 된다. 이와 같이, 소자의 외측에 상대적으로 유전율이 작고 또한 막 두께가 큰 보호막(42)을 마련함으로써, 연장 설치 부분(6a1 내지 6d1)과 활성층(32)의 사이에 위치하는 절연막(4)에 의해 형성되는 기생 용량이 작아지고, 전극(6a 내지 6d)에 구동 전압을 인가할 때에 연장 설치 부분(6a1)으로부터 절연막(4)을 통해 활성층(32)에 막 두께 방향(Z축 방향)으로 인가되는 전압에 대한 감도가 억제되고, 그것에 의해 활성층의 시트 저항의 변동을 억제할 수 있다.
또한, 절연막(4) 전체로 기생 용량을 작게 할 수 있으면, 유전체막(41)이 보호막(42)보다 작은 유전율을 갖고 또한 보호막(42)보다 작은 막 두께를 갖도록 형성해도 된다. 또한, 보호막(42)이 유전체막(41)보다 작은 유전율을 갖고 또한 유전체막(41)보다 작은 막 두께를 갖도록 형성해도 된다.
또한, 절연막(4), 특히 유전체막(41)은 적층체(3)의 상면의 전역에 배치하는 것에 한정되지 않고, 적층체(3)의 4개의 모서리부 근방만, 예를 들어 전극(6a 내지 6d)의 바로 아래의 영역만 또는 바로 아래의 영역 근방에만 배치하는 것으로 해도 된다. 또는, 유전체막(41)의 막 두께 (d)를 적층체(3)의 4개의 모서리부 근방, 예를 들어 전극(6a 내지 6d)의 바로 아래의 영역 또는 바로 아래의 영역 근방에 있어서 두껍고, 다른 영역에 있어서 얇게 적층해도 된다. 또한, 절연막(4)의 재료를, 적층체(3)의 4개의 모서리부 근방, 예를 들어 전극(6a 내지 6d)의 바로 아래의 영역 또는 바로 아래의 영역 근방에 있어서 유전율(ε) 또는 ε/d가 작아지도록, 다른 영역과 다른 재료를 사용하여 형성해도 된다.
복수의 전극(6a 내지 6d)은 활성층(32)에 구동 전압(또는 구동 전류)을 인가하기 위한 1축 방향에 대향하는 2개의 전극 및 활성층(32)에 있어서 발생하는 홀 기전력(홀 출력이라고 칭함)을 검출하기 위한 1축 방향에 교차하는 방향으로 대향하는 2개의 전극을 포함한다. 본 실시 형태에서는, X축 방향에 대향하는 2개의 전극(6a, 6b) 및 Y축 방향에 대향하는 2개의 전극(6c, 6d)을 포함한다. 또한, 홀 소자(1)의 기능을 설명함에 있어서, 2개의 전극(6a, 6b)을 입력용(in)의 전극, 2개의 전극(6c, 6d)을 출력용(out)의 전극으로 하지만, 2개의 전극(6a, 6b)은 출력용 전극으로서, 2개의 전극(6c, 6d)은 입력용 전극으로서도 기능하고, 홀 소자(1)를 주기적으로 입력용 전극과 출력용 전극을 전환해서 스피닝 커런트법과 같은 초핑 동작을 할 수도 있다. 복수의 전극(6a 내지 6d)은 금, 티타늄과 같은 금속, 폴리실리콘과 같은 도전성 재료를 사용하여 형성된다.
복수의 전극(6a 내지 6d)은 일례로서 상면에서 볼 때 정사각 형상 또는 대략 정사각 형상을 갖고, 절연막(4) 위의 4개의 모서리부 근방에 배치되고, 각각 콘택트 홀(4a 내지 4d)을 통해 활성층(32)의 4개의 모서리부 근방에 전기적으로 접속된다. 각 전극, 예를 들어 전극(6a)은 상면에서 볼 때, -X측의 모서리부(-X 모서리부)를 절연막(4)의 -X측의 모서리부 및 콘택트 홀(4a)(또는 접촉 영역(3a))의 정점의 사이 또는 콘택트 홀(4a)의 정점 위에 위치하고, 그 -X 모서리부를 이루는 2개의 변부를 절연막(4)의 2개의 변부 및 콘택트 홀(4a)(또는 접촉 영역(3a))의 2개의 빗변의 사이에 평행하게 배열하거나 또는 콘택트 홀(4a)의 2개의 빗변에 겹치고, 그 -X모서리부에 대향하는 +X모서리부를 대향하는 전극(6b)을 향해서 배치된다. 이에 의해, 전극(6a)의 -X모서리부가 콘택트 홀(4a)의 바로 위에 배치되고, +X 모서리부측의 연장 설치 부분(6a1)이, 콘택트 홀(4a) 위로부터 전극(6a)에 대향하는 전극(6b)을 향해서 절연막(4) 위에 연장 설치되고, 또한 전극(6a)이 절연막(4)에 마련된 콘택트 홀(4a)을 통해 활성층(32)의 -X측에 접속된다.
여기서, 연장 설치 부분(6a1 내지 6d1)의 연장 설치 길이 L을, 일례로서 콘택트 홀(4a 내지 4d)의 중심으로부터 선단까지의 길이라고 정한다(도 1d 참조). 복수의 전극(6a 내지 6d)은 소자 본체를 외부 회로에 접속하는 인터페이스의 역할을 갖기 때문에, 본딩 와이어 등을 접속하기 위한 충분한 크기를 요한다. 연장 설치 길이 L은, 기생 용량을 저감할 수 있으면, 즉 전극(6a 내지 6d)의 바로 아래의 절연막(4)의 유전율(ε), 막 두께의 역수(1/d), 또는 이들의 곱(ε/d)이 작을수록 크게 정할 수 있다. 연장 설치 길이 L의 최적의 수치 범위에 대해서는 더욱 후술한다.
또한, 전극(6a 내지 6d)의 형상은, 공통의 형상에 한정되지 않고, 입력용 전극과 출력용 전극으로 다른 형상으로 해도 된다. 또한, 전극(6a 내지 6d)은 절연막(4) 위에 배치하는 것에 한정되지 않고, 절연막(4) 위로부터 기판(2) 위로 연장 설치되어도 된다.
도 2a 및 도 2b에, 본 실시 형태에 따른 홀 소자(1)를 구비하는 홀 센서(10)의 구성을 나타낸다. 여기서, 도 2a는 홀 센서(10)의 전체 구성을 상면에서 볼 때, 단 몰드 부재(19)를 투과해서 나타낸다. 도 2b는, 도 2a의 기준선 BB에 관한 단면 위에서의 홀 센서(10)의 내부 구성을 나타낸다. 홀 센서(10)는 홀 소자(1), 보호층(9), 리드 단자(12a 내지 12d), 본딩 와이어(13a 내지 13d) 및 몰드 부재(19)를 구비한다. 본 실시 형태의 홀 센서(10)는 일례로서, 도면 좌우 방향으로 연장되는 입방체 형상을 갖는다.
홀 소자(1)는 상술한 바와 같이 구성된다. 홀 소자(1)는 센서 본체의 중앙에 배치된다.
보호층(9)은 홀 소자(1)의 하면에 마련되어 소자 본체를 보호하는 막체이다. 보호층(9)은 은 페이스트와 같은 도전성 수지 등의 도체, 에폭시계의 열경화형 수지 및 이산화실리콘을 포함하는 절연 페이스트, 질화실리콘, 이산화실리콘 등의 절연체, 또는 실리콘(Si) 기판, 게르마늄(Ge) 기판 등, 또는 그것들의 접합과 같은 반도체를 사용하여 형성할 수 있다.
리드 단자(12a 내지 12d)는 외부 회로로부터 홀 소자(1)에 구동 전압을 입력하고, 홀 소자(1)로부터의 홀 기전력을 외부 회로로 출력하기 위한 인터페이스이다. 리드 단자(12a 내지 12d)는 구리와 같은 금속을 사용하여 직사각형 판형상으로 형성되고, 상면에서 볼 때 센서 본체의 네 코너에 배치된다. 또한, 리드 단자(12a 내지 12d)는 각각의 하면에 예를 들어 주석(Sn)을 포함하는 외장 도금층(14a, 14c)이 마련된다.
본딩 와이어(13a 내지 13d)는 홀 소자(1)의 전극(6a 내지 6d)을 각각 리드 단자(12a 내지 12d)의 상면에 접속하는 부재이다. 본딩 와이어(13a 내지 13d)는 예를 들어 금 와이어와 같은 도전성 재료를 사용하여 형성된다. 본딩 와이어(13a 내지 13d) 및 리드 단자(12a 내지 12d)를 통해, 홀 소자(1)를 외부 회로에 전기적으로 접속할 수 있다.
몰드 부재(19)는 홀 소자(1), 리드 단자(12a 내지 12d) 및 본딩 와이어(13a 내지 13d)를 밀봉하여, 패키징하는 부재이다. 몰드 부재(19)는 에폭시계의 열경화형 수지와 같은 리플로우 시의 고열에 견딜 수 있는 수지 재료를 사용하여, 홀 소자(1) 등의 상면측을 덮어 입방체 형상으로 성형된다.
홀 센서(10)는 리드 단자(12a, 12b)를 통해 홀 소자(1)의 전극(6a, 6b)에 구동 전압을 입력해서 리드 단자(12c, 12d)를 통해 홀 소자(1)의 전극(6c, 6d) 간에 발생하는 홀 기전력을 검출함과 함께, 리드 단자(12c, 12d)를 통해 홀 소자(1)의 전극(6c, 6d)에 구동 전압을 입력하여 리드 단자(12a, 12b)를 통해 홀 소자(1)의 전극(6a, 6b) 간에 발생하는 홀 기전력을 검출함으로써, 홀 소자(1)의 활성층(32)에 들어가는 자장의 강도를 검출한다. 여기서, 구동 전압을 인가하는 방향(구동 방향이라 칭함)을 전극(6a)으로부터 전극(6b)으로, 전극(6c)으로부터 전극(6d)으로, 전극(6b)으로부터 전극(6a)으로, 전극(6d)으로부터 전극(6c)으로 주기적으로 전환함으로써(소위, 초핑 동작), 홀 출력을 고주파 변조하고, 노이즈 혹은 오프셋 성분을 필터링하여 SN비를 향상시킬 수 있다.
도 3에, 본 실시 형태에 따른 홀 소자(1)의 제조 흐름을 나타낸다.
스텝 S1에서는, 도 4a에 도시한 바와 같이, 개편화된 기판(2)을 준비한다.
스텝 S2에서는, 도 4b에 도시한 바와 같이, 기판(2) 위에 적층체(3)를 형성한다. 유기 금속 기상 성장(MOCVD)법 및 분자선 에피택시(MBE)법에 의해 화합물 반도체를 에피택셜 성장시킴으로써, 기판(2) 위에 순서대로 제1 버퍼층(31), 활성층(32) 및 제2 버퍼층(33)을 적층한다. 그것들의 반도체 재료, 막 두께 등의 제조 조건은 상술한 바와 같다.
스텝 S3에서는, 도 4c에 도시한 바와 같이, 적층체(3)에 개구를 형성한다. 여기서, 이온 밀링에 의해, 상면에서 볼 때 적층체(3)의 4개의 모서리부 근방에, 제2 버퍼층(33)을 관통하고, 활성층(32)의 일부에까지 도달하는 개구가 각각 형성된다.
스텝 S4에서는, 도 4d에 도시한 바와 같이, 적층체(3) 위에 유전체막(하드마스크)(41)을 형성한다. 플라스마화학 기상 성막(플라스마 CVD)법에 의해 1종 이상의 유전체를 포함해서 제막한다. 플라스마 CVD법에서는, 예를 들어 400㎑의 고주파를 인가해서 원료 가스 및 캐리어 가스를 플라스마화한다. 유전체막(41)의 재료, 막 두께 등의 제조 조건은 상술한 바와 같다. 이에 의해, 적층체(3) 위에 유전체막(41)이 제막됨과 함께 제2 버퍼층(33)의 개구 내에 막 재료가 충전된다.
스텝 S5에서는, 도 4e에 도시한 바와 같이, 유전체막(41)을 에칭한다. 여기서, 유전체막(41) 위에 레지스트 마스크를 형성하고, 건식 에칭에 의해 상면에서 볼 때 유전체막(41)의 외연을 제거한다.
스텝 S6에서는, 도 4f에 도시한 바와 같이, 적층체(3)를 에칭한다. 여기서, 유전체막(41)을 하드 마스크로서 사용하여 이온 밀링에 의해, 상면에서 볼 때적층체(3)의 외연을 제거하여, 기판(2) 위에 적층체(3) 및 유전체막(41)의 단차(메사)를 형성한다.
스텝 S7에서는, 도 4g에 도시한 바와 같이, 기판(2) 및 유전체막(41) 위에 보호막(42)을 형성한다. 플라스마 화학 기상 성막(플라스마 CVD)법에 의해 1종 이상의 유전체를 포함해서 제막한다. 플라스마 CVD법에서는, 예를 들어 400㎑의 고주파를 인가해서 원료 가스 및 캐리어 가스를 플라스마화한다. 보호막(42)의 재료, 막 두께 등의 제조 조건은 상술한 바와 같다. 이에 의해, 유전체막(41) 및 보호막(42)을 포함하는 절연막(4)이 적층체(3) 위에 형성된다.
스텝 S8에서는, 도 4h에 도시한 바와 같이, 유전체막(41) 및 보호막(42)(즉, 절연막(4))의 네 코너 근방에 각각 콘택트 홀(4a 내지 4d)을 형성한다. 여기서, 상면에서 볼 때, 보호막(42)의 상면의 네 코너의 각각에 콘택트 홀(4a 내지 4d)과 동일한 크기 및 형상의 개구를 갖는 평면 패턴을 마련하고, 이것을 마스크로서 사용하여 유전체막(41) 및 보호막(42)을 건식 에칭한다. 그것에 의해, 유전체막(41) 및 보호막(42)의 네 코너 근방에 제2 버퍼층(33)의 개구를 통해 활성층(32)에 도달하는 4개의 상면에서 볼 때 삼각 형상의 콘택트 홀(4a 내지 4d)이 형성된다. 이것에 아울러, 보호막(42)의 외연을 제거한다.
스텝 S9에서는, 도 4i에 도시한 바와 같이, 보호막(42)의 상면의 네 코너 근방에 각각 전극(6a 내지 6d)을 형성한다. 여기서, 도금법, 증착, 스퍼터링 등에 의해 도전성 재료를 콘택트 홀(4a 내지 4d) 내에 충전함과 함께 보호막(42) 상면 위에 패턴을 형성함으로써, 콘택트 홀(4a 내지 4d)을 통해 활성층(32)에 각각 접속하는 전극(6a 내지 6d)을 형성할 수 있다. 또한, 전극(6a, 6b)은 X축 방향에 대향하고, 전극(6c, 6d)은 X축 방향에 대향한다. 전극(6a 내지 6d)의 재료, 형상, 크기 등의 제조 조건에 대해서는 상술한 바와 같다. 이에 의해, 홀 소자(1)의 제조가 완료된다.
도 5에, 피복률 60％ 및 80％에 대한 홀 소자(1)의 초핑 동작 시에 있어서의 홀 출력의 과도 특성을 나타낸다. 여기서, 피복률은, 입력용 전극(6a, 6b) 및 출력용 전극(6c, 6d)이 소자의 상부를 덮는 비율이며, 일례로서, 입력용 전극(6a, 6b)을 각각 활성층(32)에 접속하는 콘택트 홀(4a, 4b)(또는 접촉 영역(3a, 3b)의 중심간 거리(이격 거리여도 됨) Lin에 대한 연장 설치 부분(6a1 내지 6b1)의 연장 설치 길이 L의 2배의 비율 2L/Lin에 의해 정의한다. 또한, 본 실시 형태에서는, 홀 소자(1)를 입력 방향 및 출력 방향에서 대상으로 구성하고 있기 때문에, 비율 2L/Lin은, 출력용 전극(6c, 6d)을 각각 활성층(32)에 접속하는 콘택트 홀(4c, 4d)(또는 접촉 영역(3c, 3d)의 중심간 거리(이격 거리여도 됨) Lout에 대한 연장 설치 부분(6c1 내지 6d1)의 연장 설치 길이 L의 2배의 비율 2L/Lout와 동등하다. 본 예에서는, 초핑 주파수 4㎐, 구동 전압 2.5V, 자장의 인가는 없음으로 하였다.
홀 출력은, 피복률 60％인 경우, 초핑 동작(입력용 전극과 출력용 전극의 전환)에 대하여 진폭 0.1㎷ 정도이고 25m초 정도의 단시간에 포화하는 비교적 작은 과도 특성을 나타내는 것에 비하여, 피복률 80％인 경우, 진폭 1㎷이고 125m초 이상의 장시간에 포화하는 큰 과도 특성을 나타낸다. 피복률이 커지면, 전극(6a 내지 6d)(특히 연장 설치 부분(6a1 내지 6d1))과 활성층(32)의 사이에 끼워지는 절연막(4)에 의해 형성되는 기생 용량이 커지고, 이에 의해 과도 특성이 현저해져서, 홀 출력의 응답 속도가 느려진다. 피복률이 더욱 커지면, 홀 출력은 더욱 큰 과도 특성을 나타내고, 초핑 주기 250m초 내에서 포화되지 않고, 초핑 동작에 추종할 수 없게 된다. 따라서, 피복률 2L/Lin은 80％ 이하, 바람직하게는 60％ 이하로 함으로써 기생 용량을 억제하여, 응답 지연을 회피할 수 있다.
상술한 바와 같이, 본 실시 형태에 따른 UP형의 홀 소자(1)에서는, 구동 전압을 인가함으로써 전극(6a 내지 6d)(특히, 연장 설치 부분(6a1 내지 6d1))으로부터 절연막(4)을 통해 막 두께 방향으로 전압이 인가됨으로써, 활성층(32)의 시트 저항이 변동한다. 그 때문에, 구동 전압의 크기를 제어하여 홀 출력을 조정하는 것, 즉 감도 보정이 곤란해진다. 여기서, 구동 전압에 대한 활성층(32)의 시트 저항의 변동률은 절연막(4)의 유전율(ε) 및 막 두께의 역수(1/d)의 곱(ε/d)에 비례하기 때문에, 전극(6a 내지 6d)(특히, 연장 설치 부분(6a1 내지 6d1)의 바로 아래의 절연막(4)의 유전율(ε), 막 두께의 역수(1/d), 또는 이들의 곱(ε/d)을 작게 정함으로써 시트 저항의 변동을 억제할 수 있다. 그래서, UP형의 홀 소자(1)에 있어서, 외부 회로에 접속하는 인터페이스 기능을 확보하기 위해서 전극(6a 내지 6d)의 사이즈(연장 설치 길이 L)를 크게 하면서, 시트 저항의 변동을 억제하는 절연막(4)의 막 특성(ε/d)을 최적 설계한다.
도 6에, 전극 사이즈, 즉 전극(6a 내지 6d)의 연장 설치 길이 L 및 절연막(4)의 막 두께 d를 최적 설계하기 위한 모델 소자(20)의 구성을 나타낸다. 모델 소자(20)는 본체(21), 전극(26a, 26b) 및 전극(26c, 26d)을 구비한다.
본체(21)는 상술한 기판(2), 적층체(3) 및 절연막(4)을 포함하여 구성된다. 본체(21)는 상면에서 볼 때 정사각 형상을 갖는다.
전극(26a, 26b)은 구동 전압을 활성층(32)에 인가하기 위한 입력용 전극이며, 도면 상하 방향을 길이로 하는 직사각 형상을 갖고, 본체(21)의 상면 위의 좌우에 각각 배치된다. 전극(26a, 26b)은 적층체(3)의 제2 버퍼층(33) 및 절연막(4)에 형성된 콘택트 홀(24a, 24b)을 통해 활성층(32)에 접속된다.
여기서, 콘택트 홀(24a, 24b)은 상면에서 볼 때, 상술한 콘택트 홀(4a 내지 4d)과 마찬가지로 삼각 형상을 갖고, 그 정점을 외측을 향하고, 저변을 내측을 향하여, 전극(26a, 26b)의 중앙 바로 아래에 배치된다. 콘택트 홀(24a, 24b)의 중심간 거리를 Lin, 콘택트 홀(24a, 24b)의 중심으로부터 전극(26a, 26b)의 내측 단부까지의 길이를 연장 설치 길이 L로 한다.
전극(26c, 26d)은 활성층(32)으로부터 홀 기전력을 출력하기 위한 전극이며, 도면 상하 방향으로 연장되는 도전성 와이어를 본체(21)의 도면 상측 및 하측의 측면에 접속함으로써 형성된다.
상술한 구성의 모델 소자(20)에 있어서, 입력용 전극(26a, 26b)의 한쪽(본 예에서는 전극(26b))을 접지 전위(GND)에 클램프하고, 다른쪽(전극(26a))에 0.5 내지 1.5V의 구동 전압(VDD)을 인가해서 활성층(32)에 전류를 흘리고, 출력용 전극(26c, 26d)으로부터 출력되는 홀 기전력을 검출한다.
도 7a에, 전극(26a, 26b)의 피복률(2L/Lin) 75％ 및 제2 버퍼층(32)을 포함하는 절연막(4)의 막 두께 0 내지 540㎚에 대한 모델 소자(20)의 홀 기전력의 검출 결과를 나타낸다. 여기서, 홀 기전력의 검출 결과는, 구동 전압 1.0V에 대한 홀 기전력의 검출 결과를 기준으로 하는 감도 변동률로서 나타낸다. 제2 버퍼층(32)을 포함하는 절연막(4)의 막 두께 d는, 0, 27, 135, 270, 540㎚로 하였다. 예를 들어, 막 두께 540㎚에 대하여 유전체막(41)의 재료 산화실리콘 및 막 두께 160㎚, 보호막(42)의 재료 질화실리콘 및 막 두께 300㎚, 제2 버퍼층(33)의 재료 알루미늄 갈륨비소안티모니드 및 막 두께 80㎚로 해도 된다. 그 밖의 막 두께에 대하여 유전체막(41), 보호막(42) 및 제2 버퍼층(33)의 각각을 동일한 재료를 사용하여 동일한 비율의 막 두께로 구성해도 된다.
막 두께 d=0㎚에 대하여 감도 변동률은 -2 내지 3％의 범위에서 크게 변화한다. 막 두께 d=27㎚에 대하여 감도 변동률은 -1 내지 2.2％의 범위에서 크게 변화한다. 막 두께 d=135㎚에 대하여 감도 변동률은 -0.6 내지 1.6％의 범위에서 약간 크게 변화한다. 막 두께 d=270㎚에 대하여 감도 변동률은 -0.4 내지 0.6％의 범위에서 작게 변화한다. 막 두께 d=540㎚에 대하여 감도 변동률은 -0.4 내지 0％의 범위에서 작게 변화한다.
여기서, 감도 변동률의 최적 조건을 정한다. 홀 소자(1)의 내열 범위(일례로서, 실제의 사용을 상정한 온도 범위 -50 내지 50℃)에 대한 홀 소자(1)의 정전압 감도 변동률(전형적으로 ±20％)의 3％(±0.6％)를 변동 상한이라고 정한다. 감도 변동률 특성의 보정을 위한 구동 전압의 범위(전형적으로 0.8 내지 1.2V) 내에서의 감도 변동률이 변동 상한 내에 들어오는 것을 최적 조건으로 하고, 이것을 충족하도록 전극(6a 내지 6d)의 피복률 및 절연막(4)의 막 두께를 최적 설계하도록 한다.
도 7b에, 도 7a에 도시한 모델 소자(20)의 감도 변동률의 시험 결과를 나타낸다. 막 두께 d=0, 27, 135㎚에 대해서는, 구동 전압 0.8 내지 1.2V에 있어서의 감도 변동률은 변동 상한(±0.6％)을 위로 또는 아래로 초과하고 있다(결과란에 있어서 「×」로 나타냄). 이에 반하여, 막 두께 d=270, 540㎚에 대해서는, 구동 전압 0.8 내지 1.2V에 있어서의 감도 변동률은 변동 상한(±0.6％) 내에 위치한다(결과란에 있어서 「○」로 나타냄). 따라서, 전극의 피복률(2L/Lin) 75％에 대하여 막 두께 270㎚ 이상이라고 정할 수 있다.
도 8a에, 전극(26a, 26b)의 피복률(2L/Lin) 65％ 및 제2 버퍼층(32)을 포함하는 절연막(4)의 막 두께 0 내지 135㎚에 대한 모델 소자(20)의 홀 기전력의 검출 결과를 나타낸다. 전술과 마찬가지로, 홀 기전력의 검출 결과를 감도 변동률로서 나타낸다. 제2 버퍼층(32)을 포함하는 절연막(4)의 막 두께 d는, 0, 27, 135㎚로 하였다. 유전체막(41), 보호막(42) 및 제2 버퍼층(33)의 각각의 재료 및 막 두께(비율)는 전술과 마찬가지로 정하였다. 막 두께 d=0㎚에 대하여 감도 변동률은 -1 내지 2％의 범위에서 크게 변화한다. 막 두께 d=27㎚에 대하여 감도 변동률은 -0.5 내지 1.8％의 범위에서 크게 변화한다. 막 두께 d=135㎚에 대하여 감도 변동률은 0 내지 1.2％의 범위에서 작게 변화한다.
도 8b에, 도 8a에 도시한 모델 소자(20)의 감도 변동률의 시험 결과를 나타낸다. 막 두께 d=0, 27㎚에 대해서는, 구동 전압 0.8 내지 1.2V에 있어서의 감도 변동률은 변동 상한(± 0.6％)을 위로 초과하고 있다(결과란에 있어서 「×」로 나타냄). 이에 반하여, 막 두께 d=135㎚에 대해서는, 구동 전압 0.8 내지 1.2V에 있어서의 감도 변동률은 변동 상한(±0.6％) 내에 위치한다(결과란에 있어서 「○」로 나타냄). 따라서, 전극의 피복률(2L/Lin) 60％에 대하여 막 두께 135㎚ 이상으로 정할 수 있다.
도 9a에, 전극(26a, 26b)의 피복률(2L/Lin) 50％ 및 절연막(4)의 막 두께 0㎚(즉, 절연막 없음)에 대한 모델 소자(20)의 홀 기전력의 검출 결과를 나타낸다. 전술과 마찬가지로, 홀 기전력의 검출 결과를 감도 변동률로서 나타낸다. 막 두께 d=0㎚에 대하여 감도 변동률은 거의 제로이다.
도 9b에, 도 9a에 도시한 모델 소자(20)의 감도 변동률의 시험 결과를 나타낸다. 막 두께 d=0㎚에 대해서는, 구동 전압 0.8 내지 1.2V에 있어서의 감도 변동률은 변동 상한(±0.6％) 내에 위치한다(결과란에 있어서 「○」로 나타냄). 따라서, 전극의 피복률(2L/Lin) 50％에 대하여 막 두께 0㎚ 이상으로 정할 수 있다.
도 10에, 모델 소자(20)의 감도 변동률이 최적 조건을 충족하는 전극(26a, 26b)의 피복률(2L/Lin) 및 절연막(4)의 막 두께 (d)의 범위를 나타낸다. 막 두께 d(㎚)가 10.8×피복률(％)-540 이상의 범위, 보다 바람직하게는 3.5×피복률(％)-675 이상의 범위에서 감도 변동률이 최적 조건을 충족한다. 다시 말해, 피복률은, 절연막(4)의 막 두께 0㎚(절연막 없음)에 대하여 50％ 이하, 절연막(4)의 막 두께 135㎚에 대하여 60％ 이하, 절연막의 막 두께 270㎚에 대하여 75％ 이하로 함으로써, 활성층(32)의 시트 저항의 변동을 억제할 수 있다.
본 실시 형태에 따른 홀소자(1)는 기판(2), 기판(2) 위에서 2차원 전자 가스막을 형성하는 활성층(32), 활성층(32)에 대하여 각각 하측 및 상측에 적층되는 제1 버퍼층(31) 및 제2 버퍼층(33)을 포함하는 적층체(3), 적층체(3) 위에 형성된 1종 이상의 유전체를 포함하는 절연막(4), 절연막(4)에 마련된 콘택홀(4a 내지 4d)을 통해 활성층(32)에 각각 접속하는 적어도 2개의 전극(6a, 6b)을 포함하고, 적어도 2개의 전극(6a, 6b) 중 한쪽의 전극(6a)이 콘택홀 위에서 다른쪽 전극(6b)을 향해 절연막(4) 위에 연장 설치되는, 복수의 전극(6a 내지 6d)을 구비한다. 이러한 구성의 홀 소자(1)에 있어서, 전극 사이즈를 확보하기 위해서 다른 쪽의 전극(6b)을 향해서 절연막(4) 위에 연장 설치된 한쪽의 전극(6a)과 활성층(32)의 사이에 절연막(4)을 개재시킴으로써, 한쪽의 전극(6a)으로부터 구동 전압이 막 두께 방향으로 인가되어 활성층(32)의 시트 저항이 변동하는 것을 억제할 수 있다. 그것에 의해 감도 보정이 용이해진다.
이상, 본 발명을 실시 형태를 이용하여 설명하였지만, 본 발명의 기술적 범위는 상기 실시 형태에 기재된 범위에 한정되지는 않는다. 상기 실시 형태에, 다양한 변경 또는 개량을 가하는 것이 가능하다는 것이 당업자에게 있어 명확하다. 그와 같은 변경 또는 개량을 가한 형태도 본 발명의 기술적 범위에 포함될 수 있음이, 청구 범위의 기재로부터 명확하다.
청구범위, 명세서 및 도면 중에 있어서 나타낸 장치, 시스템, 프로그램 및 방법에 있어서의 동작, 수순, 스텝 및 단계 등의 각 처리의 실행 순서는, 특별히 「보다 전에」, 「앞서」 등으로 명시하지 않고, 또한 전처리의 출력을 후처리에서 사용하지 않는 한, 임의의 순서로 실현할 수 있음에 유의해야 한다. 청구범위, 명세서 및 도면 중의 동작 흐름에 관하여, 편의상 「우선,」,「다음으로,」 등을 이용하여 설명하였다고 해도, 이 순서로 실시하는 것이 필수적임을 의미하는 것은 아니다.
1: 홀 소자
2: 기판
3: 적층체
3a 내지 3d: 접촉 영역
4: 절연막
4a 내지 4d: 콘택트 홀
6a 내지 6d: 전극
6a1 내지 6d1: 연장 설치 부분
9: 보호층
10: 홀 센서
12a 내지 12d: 리드 단자
13a 내지 13d: 본딩 와이어
14a, 14c: 외장 도금층
19: 몰드 부재
20: 모델 소자
21: 본체
24a, 24b: 콘택트 홀
26a 내지 26d: 전극
31: 제1 버퍼층
32: 활성층
33: 제2 버퍼층
41: 유전체막(하드마스크)
42: 보호막

Claims (11)

  1. 기판과,
    상기 기판 위에서 2차원 전자 가스막을 형성하는 활성층과, 해당 활성층에 대하여 각각 하측 및 상측에 적층되는 제1 버퍼층 및 제2 버퍼층을 포함하는 적층체와,
    상기 적층체 위에 형성된 절연막과,
    상기 절연막에 마련된 콘택트 홀을 통해 상기 활성층에 각각 접속하는 적어도 2개의 전극을 포함하고, 해당 적어도 2개의 전극 중 한쪽의 전극이 해당 콘택트 홀 위로부터 다른 쪽의 전극을 향해서 상기 절연막 위에 연장 설치되는, 복수의 전극
    을 구비하는, 홀 소자.
  2. 제1항에 있어서,
    상기 활성층은, 인듐비소를 포함하고, 상기 제1 버퍼층 및 상기 제2 버퍼층중 적어도 한쪽은 AlGaAsSb를 포함하는, 홀 소자.
  3. 제1항에 있어서,
    상기 활성층은, 갈륨비소를 포함하고, 상기 제1 버퍼층 및 상기 제2 버퍼층중 적어도 한쪽은 AlGaAs를 포함하는, 홀 소자.
  4. 제1항에 있어서,
    상기 절연막은, 상기 적층체 위에 배치되는 유전체막과 해당 유전체막의 상면을 덮는 보호막을 포함하는, 홀 소자.
  5. 제4항에 있어서,
    상기 유전체막은, 상기 보호막보다 작은 유전율을 갖고 또한 상기 보호막보다 큰 막 두께를 갖는, 홀 소자.
  6. 제4항에 있어서,
    상기 보호막은, 상기 유전체막보다 작은 유전율을 갖고 또한 상기 유전체막보다 큰 막 두께를 갖는, 홀 소자.
  7. 제1항에 있어서,
    상기 절연막은, 산화실리콘 및 질화실리콘 중 적어도 하나를 포함하거나 또는 불화실리케이트 유리(FSG), 파릴렌, 탄소도프산화실리콘, 불화탄화수소, 테플론(등록상표), 메틸실세스퀴옥산(MSQ), 히드로겐실세스퀴옥산(HSQ), 폴리이미드, 방향족 탄화수소 폴리머(SiLK), 폴리아릴렌에테르(PAE), 불화아몰퍼스카본 및 포러스실리카 중 적어도 하나를 포함하는, 홀 소자.
  8. 제1항에 있어서,
    상기 한쪽의 전극이 연장 설치되는 길이는, 상기 적어도 2개의 전극이 각각 마련되는 콘택트 홀의 이격 거리의 2분의 1의 80％ 이하인, 홀 소자.
  9. 제1항에 있어서,
    상기 절연막의 막 두께는 135㎚ 이상인, 홀 소자.
  10. 제9항에 있어서,
    상기 한쪽의 전극이 연장 설치되는 길이의 상기 적어도 2개의 전극이 각각 마련되는 콘택트 홀의 이격 거리의 2분의 1에 대한 비는, 상기 절연막의 막 두께 0㎚(절연막 없음)에 대하여 50％ 이하, 상기 절연막의 막 두께 135㎚에 대하여 60％ 이하, 절연막의 막 두께 270㎚에 대하여 75％ 이하인, 홀 소자.
  11. 제1항에 기재된 홀 소자를 구비하고, 상기 홀 소자의 상기 활성층에 들어가는 자장의 강도를 검출하는 홀 센서.
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