KR20240053158A - Lead frame structure for improved adhesion of die bonder - Google Patents

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KR20240053158A
KR20240053158A KR1020220132906A KR20220132906A KR20240053158A KR 20240053158 A KR20240053158 A KR 20240053158A KR 1020220132906 A KR1020220132906 A KR 1020220132906A KR 20220132906 A KR20220132906 A KR 20220132906A KR 20240053158 A KR20240053158 A KR 20240053158A
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정충우
소순진
정철민
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레이트론(주)
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Abstract

본 발명은 리드 프레임 구조에 관한 것으로, 서로 전기적으로 분리되는 다수의 리드 프레임과, 상기 리드 프레임 중 하나에 위치하여 반도체 칩이 실장되는 실장영역을 포함하는 리드 프레임 구조에 있어서, 상기 실장영역은 상기 반도체 칩의 일부가 리드 프레임의 상면보다 낮은 위치에 삽입되어 위치하도록 하는 홈부로 이루어진다.The present invention relates to a lead frame structure, which includes a plurality of lead frames that are electrically separated from each other, and a mounting area located in one of the lead frames where a semiconductor chip is mounted, wherein the mounting area is It consists of a groove portion that allows a portion of the semiconductor chip to be inserted and positioned at a lower position than the upper surface of the lead frame.

Description

다이 본더 접착력 향상을 위한 리드 프레임 구조{Lead frame structure for improved adhesion of die bonder}Lead frame structure for improved adhesion of die bonder}

본 발명은 리드 프레임 구조에 관한 것으로, 더 상세하게는 본딩 접착력을 향상시킬 수 있는 리드 프레임 구조에 관한 것이다.The present invention relates to a lead frame structure, and more particularly, to a lead frame structure capable of improving bonding adhesion.

일반적으로 리드 프레임(lead frame)은 반도체 칩과 외부 회로를 연결하는 전선(lead)과 반도체 패키지를 기판에 고정시키는 버팀대(frame) 역할을 동시에 수행할 수 있는 기술적 수단을 뜻한다.In general, a lead frame refers to a technical means that can simultaneously serve as a wire that connects a semiconductor chip and an external circuit and as a frame that secures the semiconductor package to the substrate.

리드 프레임의 일예로서 등록특허 10-1060430(2011년 8월 23일 등록, 패키징된 집적 회로, 패키징된 집적 회로용 리드프레임 및 회로 장착 구조체) 등에 기재되어 있다.An example of a lead frame is described in Registered Patent No. 10-1060430 (registered on August 23, 2011, packaged integrated circuit, lead frame and circuit mounting structure for packaged integrated circuit).

리드 프레임은 반도체 칩의 종류에 따라 다양한 형상과 구조를 가질 수 있다. 다만 그 형상 및 구조와는 무관하게 리드 프레임은 앞서 설명한 전선 및 버팀대의 역할을 충실하게 수행할 수 있도록 제작된다.The lead frame may have various shapes and structures depending on the type of semiconductor chip. However, regardless of its shape and structure, the lead frame is manufactured to faithfully perform the role of the wire and brace described above.

구체적으로 리드프레임은 칩이 마운트되는 칩 실장영역, 전극 및 버팀대로서의 프레임, 칩 실장영역에 실장된 칩을 프레임에 연결하는 리드를 포함하여 구성될 수 있다.Specifically, the lead frame may include a chip mounting area where a chip is mounted, a frame as electrodes and braces, and leads connecting the chip mounted in the chip mounting area to the frame.

예를 들어 엘이디 패키지 위한 리드 프레임은 양단자 소자인 엘이디 패키지의 저면 측 단자가 직접 본딩되는 프레임과, 엘이디 패키지의 상면측 단자가 리드에 의해 연결되는 프레임을 포함하며, 엘이디 패키지의 저면측 단자가 직접 본딩되는 프레임에는 칩의 실장을 위한 칩 실장영역을 가지게 된다.For example, a lead frame for an LED package includes a frame to which the bottom terminal of the LED package, which is a positive terminal element, is directly bonded, a frame to which the upper terminal of the LED package is connected by a lead, and the bottom terminal of the LED package is connected to the lead frame. The frame that is directly bonded has a chip mounting area for chip mounting.

엘이디 패키지는 칩 실장영역에 리플로우(reflow) 공정으로 본딩되며, 리플로우 이후 열 스트레스에 의해 오픈 불량이 발생할 수 있다.The LED package is bonded to the chip mounting area through a reflow process, and open defects may occur due to thermal stress after reflow.

이러한 오픈 불량은 엘이디 패키지가 프레임의 실장영역으로부터 들뜸 현상이 발생하는 것으로, PBA 리플로우 환경에서 엘이디 패키지는 열 팽장을 하며, 리드 프레임에 비하여 열팽창계수가 크기 때문에, 엘이디 패키지와 리드 프레임 사이에 반발력이 발생하여 들뜸 현상(delamination)이 발생할 수 있는 문제점이 있었다.This open defect is caused by the LED package being lifted from the mounting area of the frame. In the PBA reflow environment, the LED package undergoes thermal expansion, and since the thermal expansion coefficient is larger than that of the lead frame, there is a repulsive force between the LED package and the lead frame. There was a problem that this could cause delamination.

상기와 같은 문제점을 감안한 본 발명이 해결하고자 하는 과제는, 엘이디 등 반도체 패키지와 리드 프레임 사이에 들뜸 현상이 발생하는 것을 방지할 수 있는 리드 프레임 구조를 제공함에 있다.The problem to be solved by the present invention in consideration of the above problems is to provide a lead frame structure that can prevent the phenomenon of lifting between a semiconductor package such as an LED and the lead frame.

상기와 같은 기술적 과제를 해결하기 위한 본 발명 리드 프레임 구조는, 본 발명은 리드 프레임 구조에 관한 것으로, 서로 전기적으로 분리되는 다수의 리드 프레임과, 상기 리드 프레임 중 하나에 위치하여 반도체 칩이 실장되는 실장영역을 포함하는 리드 프레임 구조에 있어서, 상기 실장영역은 상기 반도체 칩의 일부가 리드 프레임의 상면보다 낮은 위치에 삽입되어 위치하도록 하는 홈부로 이루어진다.The present invention's lead frame structure for solving the above technical problems relates to a lead frame structure, which includes a plurality of lead frames that are electrically separated from each other and a semiconductor chip located on one of the lead frames. In a lead frame structure including a mounting area, the mounting area is formed of a groove portion into which a portion of the semiconductor chip is inserted and positioned at a lower position than the upper surface of the lead frame.

본 발명의 실시 예에서, 상기 홈부는, 바닥면과, 상기 바닥면의 둘레에서 상향으로 배치된 측면을 포함하고, 상기 측면은 상향으로 갈수록 홈부의 중심으로부터 멀어지는 방향으로 경사진 것일 수 있다.In an embodiment of the present invention, the groove portion includes a bottom surface and a side surface disposed upward around the circumference of the bottom surface, and the side surface may be inclined in a direction away from the center of the groove portion as it goes upward.

본 발명의 실시 예에서, 상기 바닥면에는 다수의 딤플이 상호 이격되어 배치될 수 있다.In an embodiment of the present invention, a plurality of dimples may be arranged to be spaced apart from each other on the bottom surface.

본 발명의 실시 예에서, 상기 딤플의 상면 면적의 합은, 상기 딤플이 형성되지 않은 바닥면의 면적과 동일한 것일 수 있다.In an embodiment of the present invention, the sum of the top surface areas of the dimples may be equal to the area of the bottom surface where the dimples are not formed.

본 발명의 실시 예에서, 상기 홈부 내의 딤플의 수는 24 내지 30개일 수 있다.In an embodiment of the present invention, the number of dimples in the groove may be 24 to 30.

본 발명 리드 프레임 구조는, 반도체 패키지(칩)가 실장되는 실장영역을 오목한 홈을 형성하고, 상기 홈의 바닥면에서 상호 이격 배치되어 상향으로 돌출되는 다수의 딤플구조를 형성함으로써, 반도체 칩과 리드 프레임 사이의 접착 면적 증가를 도모하여 접착력을 향상시켜 반도체 칩의 들뜸 현상 발생을 방지할 수 있는 효과가 있다.The lead frame structure of the present invention forms a concave groove in the mounting area where the semiconductor package (chip) is mounted, and forms a plurality of dimple structures spaced apart from each other and protruding upward on the bottom surface of the groove, thereby forming the semiconductor chip and the lead. By increasing the adhesive area between frames, the adhesive strength is improved and the phenomenon of lifting of the semiconductor chip can be prevented.

도 1은 본 발명 리드 프레임의 일실시 구성도이다.
도 2는 도 1의 주요 부분의 단면 구성도이다.
도 3은 본 발명에서 실장영역의 확대 사진이다.
도 4는 본 발명의 딤플 크기를 명시한 예시도이다.1 is an exemplary configuration diagram of a lead frame of the present invention.
Figure 2 is a cross-sectional configuration diagram of the main part of Figure 1.
Figure 3 is an enlarged photograph of the mounting area in the present invention.
Figure 4 is an exemplary diagram specifying the dimple size of the present invention.

본 발명의 구성 및 효과를 충분히 이해하기 위하여, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들을 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라, 여러가지 형태로 구현될 수 있고 다양한 변경을 가할 수 있다. 단지, 본 실시예에 대한 설명은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위하여 제공되는 것이다. 첨부된 도면에서 구성요소는 설명의 편의를 위하여 그 크기를 실제보다 확대하여 도시한 것이며, 각 구성요소의 비율은 과장되거나 축소될 수 있다.In order to fully understand the configuration and effects of the present invention, preferred embodiments of the present invention will be described with reference to the attached drawings. However, the present invention is not limited to the embodiments disclosed below, but can be implemented in various forms and various changes can be made. However, the description of this embodiment is provided to ensure that the disclosure of the present invention is complete and to fully inform those skilled in the art of the present invention of the scope of the invention. In the attached drawings, components are shown enlarged in size for convenience of explanation, and the proportions of each component may be exaggerated or reduced.

'제1', '제2' 등의 용어는 다양한 구성요소를 설명하는데 사용될 수 있지만, 상기 구성요소는 위 용어에 의해 한정되어서는 안 된다. 위 용어는 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용될 수 있다. 예를 들어, 본 발명의 권리범위를 벗어나지 않으면서 '제1구성요소'는 '제2구성요소'로 명명될 수 있고, 유사하게 '제2구성요소'도 '제1구성요소'로 명명될 수 있다. 또한, 단수의 표현은 문맥상 명백하게 다르게 표현하지 않는 한, 복수의 표현을 포함한다. 본 발명의 실시예에서 사용되는 용어는 다르게 정의되지 않는 한, 해당 기술분야에서 통상의 지식을 가진 자에게 통상적으로 알려진 의미로 해석될 수 있다.Terms such as 'first' and 'second' may be used to describe various components, but the components should not be limited by the above terms. The above terms may be used only for the purpose of distinguishing one component from another. For example, the 'first component' may be named 'the second component' without departing from the scope of the present invention, and similarly, the 'second component' may also be named 'the first component'. You can. Additionally, singular expressions include plural expressions, unless the context clearly dictates otherwise. Unless otherwise defined, terms used in the embodiments of the present invention may be interpreted as meanings commonly known to those skilled in the art.

이하에서는, 도면을 참조하여 본 발명의 바람직한 실시 예에 따른 엘이디 프레임 구조에 대하여 상세히 설명한다.Hereinafter, the LED frame structure according to a preferred embodiment of the present invention will be described in detail with reference to the drawings.

도 1은 본 발명의 일 실시 예에 따른 리드 프레임의 일부 사시도이고, 도 2는 도 1의 일부 단면 모식도이고, 도 3은 본 발명에서 반도체 패키지가 실장되는 실장영역의 확대 사진이다.FIG. 1 is a partial perspective view of a lead frame according to an embodiment of the present invention, FIG. 2 is a partial cross-sectional schematic diagram of FIG. 1, and FIG. 3 is an enlarged photograph of a mounting area where a semiconductor package is mounted in the present invention.

도 1 내지 도 3을 각각 참조하면 본 발명은, 엘이디 칩(1) 등의 반도체 패키지(칩)이 실장되는 실장영역(40)을 구비하는 제1리드 프레임(10)과, 상기 제1리드 프레임(20)과는 전기적으로 분리된 제2리드 프레임(20)과, 상기 엘이디 칩(1)과 제2리드 프레임(20)을 전기적으로 연결하는 리드(30)를 포함하여 구성하되,Referring to FIGS. 1 to 3, the present invention includes a first lead frame 10 having a mounting area 40 on which a semiconductor package (chip) such as an LED chip 1 is mounted, and the first lead frame It includes a second lead frame 20 that is electrically separated from (20) and a lead 30 that electrically connects the LED chip 1 and the second lead frame 20,

상기 엘이디 칩(1)을 실장하는 실장영역(40)은 오목한 홈부(41)와, 상기 홈부(41)의 바닥면에서 상향 돌출된 다수의 딤플(42)을 포함하여 구성된다.The mounting area 40 where the LED chip 1 is mounted includes a concave groove 41 and a plurality of dimples 42 protruding upward from the bottom of the groove 41.

이하, 상기와 같이 구성되는 본 발명 리드 프레임 구조의 구성과 작용에 대하여 보다 상세히 설명한다.Hereinafter, the configuration and operation of the lead frame structure of the present invention configured as described above will be described in more detail.

본 발명의 설명을 위하여 엘이디 칩(1)의 리드 프레임 구조에 대하여 설명하지만, 본 발명의 설명을 참조하여 엘이디 칩(1)이 아닌 다른 반도체 패키지에 적용할 수 있다. 예를 들어 저항, 트랜지스터, 커패시터 등의 2단자 개별 소자 칩, 트랜지터 등의 3단자 소자 칩에 적용할 수 있으며, 필요에 따라 3단자를 초과하는 반도체 패키지에도 적용할 수 있다.To explain the present invention, the lead frame structure of the LED chip 1 will be described, but it can be applied to semiconductor packages other than the LED chip 1 with reference to the description of the present invention. For example, it can be applied to two-terminal individual device chips such as resistors, transistors, and capacitors, and three-terminal device chips such as transistors. If necessary, it can also be applied to semiconductor packages exceeding three terminals.

2단자 소자인 엘이디 칩(1)은 상면과 저면에 각각 전기적인 연결을 위한 단자가 형성된 것으로 한다. The LED chip (1), which is a two-terminal device, is assumed to have terminals for electrical connection formed on the top and bottom surfaces, respectively.

엘이디 칩(1)은 제1리드 프레임(10)의 실장영역(40)에 리플로우 공정으로 직접 접합 및 실장된다. 즉, 엘이디 칩(1)의 저면 단자가 제1리드 프레임(10)에 접촉된 상태가 된다.The LED chip 1 is directly bonded and mounted on the mounting area 40 of the first lead frame 10 through a reflow process. That is, the bottom terminal of the LED chip 1 is in contact with the first lead frame 10.

상기 실장영역(40)은 제1리드 프레임(10)의 상면 일부에서 소정의 깊이를 가지는 홈부(41)로 정의된다.The mounting area 40 is defined as a groove 41 having a predetermined depth on a portion of the upper surface of the first lead frame 10.

특히 홈부(41)의 측면은 경사면이며, 경사면의 경사 방향은 상부측으로 갈수록 홈부(41)의 직경이 넓어지는 방향인 것으로 할 수 있다.In particular, the side of the groove 41 is an inclined surface, and the inclined direction of the inclined surface may be such that the diameter of the groove 41 becomes wider toward the upper side.

상기 엘이디 칩(1)은 저면이 홈부(41)의 바닥면에 접촉된 상태로 리플로우 솔더(50)에 의해 홈부(41) 내에 고정된다. The LED chip 1 is fixed in the groove 41 with the reflow solder 50 with its bottom in contact with the bottom of the groove 41.

이때 리플로우 공정시 열에 의해 엘이디 칩(1)이 팽창되는 경우에도 홈부(41)의 측면과 엘이디 칩(1)의 사이에 위치하는 솔더(50)의 변형을 최소화할 수 있다.At this time, even when the LED chip 1 expands due to heat during the reflow process, deformation of the solder 50 located between the side of the groove 41 and the LED chip 1 can be minimized.

또한, 홈부(41)의 바닥면에는 다수의 딤플(42)이 돌출되어 있다.Additionally, a number of dimples 42 protrude from the bottom surface of the groove portion 41.

딤플(42)은 평면상 사각형의 형상을 도시하고 설명하나, 원형 또는 사각형이 아닌 다른 다각형 구조를 사용할 수도 있다. 딤플은 'X' 등의 형태일 수 있다.The dimple 42 is shown and described as having a square shape in plan, but a polygonal structure other than a circle or square may be used. The dimple may be in the shape of an 'X' or the like.

딤플(42)의 높이는 상기 홈부(41)의 높이(또는 깊이)의 1/3 내지 1/2인 것으로 할 수 있다.The height of the dimple 42 may be 1/3 to 1/2 of the height (or depth) of the groove 41.

딤플(42)의 높이가 홈부(41) 깊이의 1/3 미만에서는 표면적의 증가가 미미하여 접착력의 강화 효과가 적으며, 홈부(41) 깊이의 1/2를 초과하는 경우, 홈부(41) 바닥면과 엘이디 칩(1) 사이의 거리가 멀어짐에 따라 솔더(50)에 의한 접합이 이루어지지 않을 수 있다.If the height of the dimple 42 is less than 1/3 of the depth of the groove 41, the increase in surface area is minimal, so the effect of strengthening the adhesive strength is small, and if the height of the dimple 42 exceeds 1/2 of the depth of the groove 41, the bottom of the groove 41 As the distance between the surface and the LED chip 1 increases, bonding using the solder 50 may not be achieved.

도 4는 본 발명에 적용된 실장영역(40)의 구체적인 크기의 예시도이다.Figure 4 is an exemplary diagram of the specific size of the mounting area 40 applied to the present invention.

도 4를 참조하면 엘이디 칩(1)이 실장되는 실장영역(40)을 구성하는 홈부(41)와 다수의 딤플(42) 각각의 크기는 다음과 같다.Referring to FIG. 4, the sizes of each of the groove portion 41 and the plurality of dimples 42 constituting the mounting area 40 where the LED chip 1 is mounted are as follows.

딤플(42)의 가로 길이는 0.044mm, 세로 길이는 0.043mm이며, 딤플(42)간 가로측 간격은 0.025mm, 세로측 간격은 0.029mm인 것으로 할 수 있다.The horizontal length of the dimples 42 is 0.044 mm and the vertical length is 0.043 mm, and the horizontal spacing between the dimples 42 is 0.025 mm and the vertical spacing is 0.029 mm.

이와 같은 딤플(42)의 크기와 간격에 대한 조건적 수치의 한정은 직경이 0.4~0.5mm인 원형의 홈부(41)에 적용될 수 있다. 이와 같은 수치의 한정은 딤플(42)의 수가 24~30개일 때, 딤플(42)의 상면 면적의 합과 딤플(42)이 형성되지 않은 홈부(41)의 바닥면의 면적이 50:50이 되도록 하여, 접착력의 향상을 도모함과 아울러 열팽창계수의 차에 의한 들뜸 현상의 발생을 방지하기 위한 조건이 된다. This conditional limitation on the size and spacing of the dimples 42 can be applied to the circular groove 41 with a diameter of 0.4 to 0.5 mm. The limitation of this numerical value is that when the number of dimples 42 is 24 to 30, the sum of the upper surface areas of the dimples 42 and the area of the bottom surface of the groove portion 41 where the dimples 42 are not formed are 50:50. This serves as a condition for improving adhesion and preventing the occurrence of lifting phenomenon due to differences in thermal expansion coefficients.

위의 도면 등에서는 딤플(42)이 양각 된 것으로 도시하고 설명하였으나, 딤플(42)은 음각된 것일 수 있다.In the drawings above, the dimple 42 is shown and explained as being embossed, but the dimple 42 may be engraved.

이상에서 본 발명에 따른 실시예들이 설명되었으나, 이는 예시적인 것에 불과하며, 당해 분야에서 통상적 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 범위의 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 다음의 청구범위에 의해서 정해져야 할 것이다.Although embodiments according to the present invention have been described above, they are merely illustrative, and those skilled in the art will understand that various modifications and equivalent scope of embodiments are possible therefrom. Therefore, the true technical protection scope of the present invention should be determined by the following claims.

10:제1리드 프레임 20:제2리드 프레임
30:리드 40:실장영역
41:홈부 42:딤플
50:솔더10: 1st lead frame 20: 2nd lead frame
30: Lead 40: Mounting area
41: groove 42: dimple
50:Solder

Claims (5)

서로 전기적으로 분리되는 다수의 리드 프레임과, 상기 리드 프레임 중 하나에 위치하여 반도체 칩이 실장되는 실장영역을 포함하는 리드 프레임 구조에 있어서,
상기 실장영역은 상기 반도체 칩의 일부가 리드 프레임의 상면보다 낮은 위치에 삽입되어 위치하도록 하는 홈부로 이루어진 것을 특징으로 하는 리드 프레임 구조.In a lead frame structure including a plurality of lead frames that are electrically separated from each other, and a mounting area located in one of the lead frames where a semiconductor chip is mounted,
A lead frame structure, wherein the mounting area is formed of a groove portion that allows a portion of the semiconductor chip to be inserted and positioned at a lower position than the upper surface of the lead frame. 제1항에 있어서,
상기 홈부는,
바닥면과, 상기 바닥면의 둘레에서 상향으로 배치된 측면을 포함하고,
상기 측면은 상향으로 갈수록 홈부의 중심으로부터 멀어지는 방향으로 경사진 것을 특징으로 하는 리드 프레임 구조.According to paragraph 1,
The groove part is,
It includes a bottom surface and side surfaces disposed upward around the bottom surface,
A lead frame structure characterized in that the side surface is inclined in a direction away from the center of the groove as it increases upward. 제2항에 있어서,
상기 바닥면에는 다수의 딤플이 상호 이격되어 배치된 것을 특징으로 하는 리드 프레임 구조.According to paragraph 2,
A lead frame structure characterized in that a plurality of dimples are arranged on the bottom surface to be spaced apart from each other. 제3항에 있어서,
상기 딤플의 상면 면적의 합은,
상기 딤플이 형성되지 않은 바닥면의 면적과 동일한 것을 특징으로 하는 리드 프레임 구조.According to paragraph 3,
The sum of the top surface areas of the dimples is,
A lead frame structure characterized in that the area of the bottom surface on which the dimple is not formed is equal to the area. 제3항에 있어서,
상기 홈부 내의 딤플의 수는 24 내지 30개인 것을 특징으로 하는 리드 프레임 구조.According to paragraph 3,
A lead frame structure, characterized in that the number of dimples in the groove is 24 to 30.
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