KR20240051491A - 표시 장치 - Google Patents

표시 장치 Download PDF

Info

Publication number
KR20240051491A
KR20240051491A KR1020220131215A KR20220131215A KR20240051491A KR 20240051491 A KR20240051491 A KR 20240051491A KR 1020220131215 A KR1020220131215 A KR 1020220131215A KR 20220131215 A KR20220131215 A KR 20220131215A KR 20240051491 A KR20240051491 A KR 20240051491A
Authority
KR
South Korea
Prior art keywords
conductive layer
sub
electrode
layer
low
Prior art date
Application number
KR1020220131215A
Other languages
English (en)
Inventor
김창은
이진욱
이중하
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020220131215A priority Critical patent/KR20240051491A/ko
Priority to US18/484,867 priority patent/US20240128281A1/en
Priority to DE102023127794.4A priority patent/DE102023127794A1/de
Priority to CN202311332102.9A priority patent/CN117894804A/zh
Publication of KR20240051491A publication Critical patent/KR20240051491A/ko

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C22—METALLURGY; FERROUS OR NON-FERROUS ALLOYS; TREATMENT OF ALLOYS OR NON-FERROUS METALS
    • C22C—ALLOYS
    • C22C29/00—Alloys based on carbides, oxides, nitrides, borides, or silicides, e.g. cermets, or other metal compounds, e.g. oxynitrides, sulfides
    • C22C29/12—Alloys based on carbides, oxides, nitrides, borides, or silicides, e.g. cermets, or other metal compounds, e.g. oxynitrides, sulfides based on oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • C—CHEMISTRY; METALLURGY
    • C22—METALLURGY; FERROUS OR NON-FERROUS ALLOYS; TREATMENT OF ALLOYS OR NON-FERROUS METALS
    • C22C—ALLOYS
    • C22C32/00—Non-ferrous alloys containing at least 5% by weight but less than 50% by weight of oxides, carbides, borides, nitrides, silicides or other metal compounds, e.g. oxynitrides, sulfides, whether added as such or formed in situ
    • C22C32/001—Non-ferrous alloys containing at least 5% by weight but less than 50% by weight of oxides, carbides, borides, nitrides, silicides or other metal compounds, e.g. oxynitrides, sulfides, whether added as such or formed in situ with only oxides
    • C22C32/0015—Non-ferrous alloys containing at least 5% by weight but less than 50% by weight of oxides, carbides, borides, nitrides, silicides or other metal compounds, e.g. oxynitrides, sulfides, whether added as such or formed in situ with only oxides with only single oxides as main non-metallic constituents
    • C22C32/0031—Matrix based on refractory metals, W, Mo, Nb, Hf, Ta, Zr, Ti, V or alloys thereof
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1345—Conductors connecting electrodes to cell terminals
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136209—Light shielding layers, e.g. black matrix, incorporated in the active matrix substrate, e.g. structurally associated with the switching element
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G02F1/136295—Materials; Compositions; Manufacture processes
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4908—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET for thin film semiconductor, e.g. gate of TFT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H01L29/78633—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device with a light shield

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Nonlinear Science (AREA)
  • General Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Optics & Photonics (AREA)
  • Mathematical Physics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)

Abstract

본 발명은 표시 장치에 관한 것으로, 본 발명의 일 실시예에 따른 표시 장치는 기판 및 기판 상의 도전층을 포함하고, 도전층은 제1 서브 도전층 및 제1 서브 도전층 상에 배치되는 제2 서브 도전층을 포함하는 제1 도전층, 및 제1 도전층 상에 배치되고, 제1 서브 도전층 및 제1 서브 도전층 상에 배치되는 제2 서브 도전층을 포함하는 제2 도전층을 포함하며, 제1 도전층의 제1 서브 도전층은 제1 금속, 제1 금속 산화물, 제2 금속 산화물 및 제3 금속 산화물을 포함하여 이루어지는 제1 저반사 물질; 제2 금속 및 서로 상이한 2종 이상의 전도성 산화물을 포함하여 이루어지는 제2 저반사 물질; 및 제4 금속 산화물 및 서로 상이한 2종 이상의 전도성 산화물을 포함하여 이루어지는 제3 저반사 물질 중에서 선택되는 하나 이상을 포함하고, 제2 도전층의 제1 서브 도전층은 제2 저반사 물질 및 제3 저반사 물질 중에서 선택되는 하나 이상을 포함한다. 따라서, 본 발명의 일 실시예에 따르면, 도전층들의 반사율이 저감되어 반사 시감이 개선되는 효과가 있다.

Description

표시 장치{DISPLAY DEVICE}
본 발명은 표시장치에 관한 것으로서, 보다 상세하게는 반사율 및 반사시감이 개선된 표시 장치에 관한 것이다.
최근 정보화 시대로 접어듦에 따라 전기적 정보신호를 시각적으로 표현하는 디스플레이(display) 분야가 급속도로 발전해 왔고, 이에 부응하여 박형화, 경량화, 저소비 전력화의 우수한 성능을 지닌 여러 가지 다양한 표시 장치(Display Device)가 개발되고 있다. 이와 같은 표시 장치의 예로는 액정 표시 장치(Liquid Crystal Display device: LCD), 유기 발광 표시 장치(Organic Light Emitting Display Device: OLED) 등을 들 수 있다.
최근 표시 장치에서 박막 트랜지스터가 배치되는 기판을 시청면으로 활용하는 플립 오버 타입(flip-over-type)의 표시 장치가 활발히 개발 중이다. 특히 플립 오버 타입의 표시 장치는 박막 트랜지스터가 배치되는 기판이 상부 기판으로 구성됨에 따라 패드부가 패널의 배면 측을 향하여 배치되므로 패드부를 가리기 위한 외장 커버와 같은 기구물의 삭제가 가능하여 4면 보더리스(borderless) 타입을 구현할 수 있다는 장점이 있다. 그러나, 박막 트랜지스터가 배치되는 기판을 시청면으로 사용하는 경우, 다수의 금속 배선 및 금속 전극들로 인해, 패널의 외곽부에서 반사 시감이 발생하는 문제가 있다.
본 발명이 해결하고자 하는 과제는 게이트 전극 등과 같은 도전성 구성요소의 높은 반사율로 인해 금속층이 사용자에게 시인되고, 반사 시감이 저하되는 문제를 해결하기 위한 것이다.
특히, 본 발명은 박막 트랜지스터가 배치되는 기판을 시청면으로 활용하는 플립 오버 타입의 표시 장치에서, 금속층들이 사용자에게 시인되고, 반사 시감이 저하되는 것을 해소하면서도 베젤 영역의 폭을 최소화시킨 보더리스 타입의 표시 장치를 제공하는 것을 목적으로 한다.
본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 따른 표시 장치는, 기판 및 기판 상의 도전층을 포함하고, 도전층은 제1 서브 도전층 및 제1 서브 도전층 상에 배치되는 제2 서브 도전층을 포함하는 제1 도전층, 및 제1 도전층 상에 배치되고, 제1 서브 도전층 및 제1 서브 도전층 상에 배치되는 제2 서브 도전층을 포함하는 제2 도전층을 포함하며, 제1 도전층의 제1 서브 도전층은 제1 금속, 제1 금속 산화물, 제2 금속 산화물 및 제3 금속 산화물을 포함하여 이루어지는 제1 저반사 물질; 제2 금속 및 서로 상이한 2종 이상의 전도성 산화물을 포함하여 이루어지는 제2 저반사 물질; 및 제4 금속 산화물 및 서로 상이한 2종 이상의 전도성 산화물을 포함하여 이루어지는 제3 저반사 물질 중에서 선택되는 하나 이상을 포함하고, 제2 도전층의 제1 서브 도전층은 제2 저반사 물질 및 제3 저반사 물질 중에서 선택되는 하나 이상을 포함한다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명은 기판 상에 배치되는 도전층들이 반사율이 낮은 물질로 형성되는 층을 포함함에 따라 도전층들이 사용자에게 시인되고, 반사 시감이 저하되는 문제를 개선할 수 있다.
본 발명의 실시예에 따르면 박막 트랜지스터의 게이트 전극, 소스 전극 및 드레인 전극 등이 반사율이 낮은 물질로 형성되는 층을 포함하여 반사율을 크게 낮출 수 있으며, 반사로 인한 레디쉬(reddish)한 색감을 뉴트럴(neutral)한 색감으로 개선할 수 있다. 또한, 본 발명의 도전층을 소스 및 드레인 전극에 적용함으로서 반사율을 낮출 뿐만 아니라, 접촉 저항을 낮추어 소자 특성 또한 개선할 수 있다.
또한, 본 발명의 도전층을 박막 트랜지스터가 배치되는 기판을 시청면으로 활용하는 플립 오버 타입의 표시 장치에 적용할 시, 게이트 전극 등의 금속층이 사용자에게 시인되고, 반사 시감이 저하되는 것을 해소하면서도 베젤 영역의 폭을 최소화시키고 나아가 보더리스 타입의 표시 장치를 제공할 수 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 발명 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 개략적인 평면도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 개략적인 단면도이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 액정 표시 패널을 설명하기 위한 개략적인 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 표시 장치의 액정 표시 패널을 설명하기 위한 개략적인 단면도이다.
도 5는 본 발명의 또 다른 실시예에 따른 표시 장치의 액정 표시 패널을 설명하기 위한 개략적인 단면도이다.
도 6은 제1 서브 도전층의 굴절률이 2.7이고, 흡광 계수가 0.8일 때, 두께에 따른 반사율 변화를 보여주는 그래프이다.
도 7은 제1 서브 도전층의 굴절률이 2.7이고, 두께가 400Å일 때, 흡광 계수에 따른 반사율 변화를 보여주는 그래프이다.
도 8은 제1 서브 도전층의 흡광 계수가 0.8일 때, 굴절률 및 두께에 따른 반사율 변화를 보여주는 그래프이다
도 9는 제1 서브 도전층의 굴절률이 2.3이고, 흡광 계수가 0.6일 때, 두께에 따른 반사율 변화를 보여주는 그래프이다.
도 10은 제1 서브 도전층의 굴절률이 2.7이고, 두께가 400Å일 때, 흡광 계수에 따른 반사율 변화를 보여주는 그래프이다.
도 11은 제1 서브 도전층의 굴절률이 2.1이고, 흡광 계수가 0.8일 때, 두께에 따른 반사율 변화를 보여주는 그래프이다.
도 12는 제1 서브 도전층의 굴절률이 2.1이고, 두께가 600Å일 때, 흡광 계수에 따른 반사율 변화를 보여주는 그래프이다.
도 13은 제1 서브 도전층의 흡광 계수가 0.8일 때, 굴절률 및 두께에 따른 반사율 변화를 보여주는 그래프이다.
도 14는 실시예 8-1, 비교예 8-1 및 비교예 8-2 각각에 따른 표시 패널의 파장 별 반사율을 보여주는 그래프이다.
본 발명의 이점 및 특징, 그리고, 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다.　 그러나, 본 발명은 이하에서 개시되는 실시예들에 제한되는 것이 아니라 서로 다른 다양한 형상으로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 면적, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 제한되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 발명 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
소자 또는 층이 다른 소자 또는 층 "위 (on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
또한 제 1, 제 2 등이 다양한 구성 요소들을 서술하기 위해서 사용되나, 이들 구성 요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성 요소를 다른 구성 요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제 1 구성 요소는 본 발명의 기술적 사상 내에서 제 2 구성 요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 나타난 각 구성의 면적 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 면적 및 두께에 반드시 한정되는 것은 아니다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하에서는 도면을 참조하여 본 발명에 대해 설명하기로 한다.
먼저, 본 발명의 특징 중 제1 도전층 및 제2 도전층에 대해 설명한다. 표시 장치의 기판 상에는 박막 트랜지스터, 차광층, 패드부 등의 구성요소인 복수의 도전층이 배치될 수 있다. 예를 들어, 기판 상에는 적어도 하나의 제1 도전층 및 적어도 하나의 제2 도전층이 배치될 수 있다. 본 발명의 일 실시예에서, 제1 도전층은 박막 트랜지스터의 게이트 전극이고, 제2 도전층은 소스 전극 및 드레인 전극일 수 있다. 본 발명의 다른 실시예에서 제1 도전층은 차광층이고, 제2 도전층은 게이트 전극일 수 있다.
제1 도전층 및 제2 도전층 각각은 반사율이 낮은 저반사 물질로 형성된 층을 포함하며, 이에 따라 반사율이 높은 금속으로 형성되는 도전층의 반사율을 낮추어 표시 장치의 반사 시감을 개선할 수 있다.
예를 들어, 제1 도전층은 제1 서브 도전층 및 제1 서브 도전층 상에 적층되는 제2 서브 도전층을 포함할 수 있다. 제1 도전층의 제1 서브 도전층은 반사율을 감소시키는 역할을 한다. 제1 도전층의 제1 서브 도전층은 제2 서브 도전층 보다 반사율이 낮다. 제1 도전층의 제2 서브 도전층은 제1 서브 도전층 보다 저항이 낮은 특성을 갖는다. 이에 제1 서브 도전층 및 제2 서브 도전층을 포함하는 제1 도전층은 전기적 특성이 저하되지 않도록 유지하면서도 반사율을 낮추는 효과를 제공한다.
예를 들어, 제2 도전층은 제1 서브 도전층 및 제1 서브 도전층 상에 적층되는 제2 서브 도전층을 포함할 수 있다. 제2 도전층의 제1 서브 도전층은 반사율을 감소시키는 역할을 한다. 제2 도전층의 제1 서브 도전층은 제2 서브 도전층 보다 반사율이 낮다. 제2 도전층의 제2 서브 도전층은 제1 서브 도전층 보다 저항이 낮은 특성을 갖는다. 이에 제1 서브 도전층 및 제2 서브 도전층을 포함하는 제2 도전층은 전기적 특성이 저하되지 않도록 유지하면서도 반사율을 낮추는 효과가 있다.
예를 들어, 제1 도전층의 제2 서브 도전층 및 제2 도전층의 제2 서브 도전층은 각각 독립적으로 구리(Cu), 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni) 및 니오븀(Nd) 중에서 선택된 1종의 금속 또는 1종 이상을 포함하는 합금으로 이루어질 수 있으나, 이에 제한되지 않는다.
예를 들어, 제1 도전층의 제1 서브 도전층은 제1 저반사 물질, 제2 저반사 물질 및 제3 저반사 물질 중 선택된 하나 이상으로 이루어질 수 있다.
예를 들어, 제2 도전층의 제1 서브 도전층은 저2 저반사 물질 및 제3 저반사 물질 중 선택된 하나 이상으로 이루어질 수 있다.
이하에서는 제1 저반사 물질, 제2 저반사 물질 및 제3 저반사 물질에 대해 구체적으로 설명한다.
제1 저반사 물질은 제1 금속, 제1 금속 산화물, 제2 금속 산화물 및 제3 금속 산화물을 포함하여 이루어지는 것 일 수 있다.
예를 들어, 제1 금속은 몰리브덴(Mo), 니켈(Ni), 구리(Cu) 및 텅스텐(W) 중에서 선택된 1종 이상일 수 있다.
예를 들어, 제1 금속 산화물은 MoO2, MoO3, NiO, CuO 및 Cu2O 중에서 선택되는 1종 이상일 수 있다.
예를 들어, 제2 금속 산화물은 Nb2O5, WO3, TiO2, ZrO2 및 HfO2 중에서 선택되는 1종 이상일 수 있다.
예를 들어, 제3 금속 산화물은 ZnO일 수 있다.
구체적으로 예를 들어, 제1 저반사 물질은 Mo, MoO2, MoO3, Nb2O5, 및 ZnO의 조합일 수 있다. 이 경우, 도전층의 전기적 특성을 높게 유지하면서 반사율이 저감될 수 있다.
예를 들어, 제1 저반사 물질은 제1 금속 3 중량% 내지 15 중량%, 제1 금속 산화물 55 중량% 내지 77 중량%, 제2 금속 산화물 15 중량% 내지 30 중량% 및 제3 금속 산화물 0 초과 내지 5 중량%를 포함하여 이루어지는 것일 수 있다.
다른 예로, 제1 저반사 물질은 제1 금속 5 중량% 내지 15 중량%, 제1 금속 산화물 55 중량% 내지 68 중량%, 제2 금속 산화물 20 중량% 내지 25 중량% 및 제3 금속 산화물 1 중량% 내지 5 중량%를 포함하여 이루어지는 것일 수 있다. 이 경우 도전층의 전기적인 특성을 저하시키지 않으면서 반사율이 저감되는 효과가 있다.
또 다른 예로, 제1 저반사 물질은 제1 금속 및 제1 금속 산화물 총 70 중량% 내지 80 중량%, 제2 금속 산화물 15 중량% 내지 25 중량% 및 제3 금속 산화물 2 중량% 내지 5 중량%를 포함하여 이루어지는 것 일 수 있다. 이 경우, 제1 금속 대 제1 금속 산화물의 중량비는 예를 들어 3 내지 15: 85 내지 97일 수 있다. 제1 저반사 물질이 이와 같은 조성으로 구성되는 경우, 도전층의 전기적인 특성을 저하시키지 않으면서 반사율이 저감되는 효과가 있다.
구체적으로 예를 들어, 제1 저반사 물질은 Mo, MoOx(MoO2+MoO3), Nb2O5, 및 ZnO의 조합일 수 있다. 이때, Mo와 MoOx(MoO2+MoO3)는 총 70 중량% 내지 80 중량%, Nb2O5는 18 중량% 내지 25 중량% 및 ZnO는 2 중량% 내지 5 중량%를 포함하여 이루어지는 것 일 수 있다. 또한, Mo 대 MoOx(MoO2+MoO3)의 중량비는 3 내지 15: 85 내지 97일 수 있다. 또한, MoO2와 MoO3의 총량에 대해 MoO2는 90 중량% 이상의 비율로 포함될 수 있다. 이 경우, 도전층의 전기적 특성을 높게 유지하면서 반사율이 저감될 수 있다.
예를 들어, 제2 저반사 물질은 제2 금속 및 서로 상이한 2종 이상의 전도성 산화물로 이루어지는 것 일 수 있다.
예를 들어, 제2 금속은 몰리브덴(Mo) 및 텅스텐(W) 중에서 선택된 1종 이상일 수 있다.
예를 들어, 전도성 산화물은 In2O3, SnO2 및 ZnO 중에서 선택된 2종 이상일 수 있다.
예를 들어, 제2 저반사 물질은 제2 금속 20 중량% 내지 40 중량% 및 전도성 산화물 60 중량% 내지 80 중량%를 포함하여 이루어지는 것 일 수 있다. 이 범위 내에서 도전층의 전기적 특성을 높게 유지하면서 도전층의 반사율을 낮출 수 있다.
필요에 따라 선택적으로 제2 저반사 물질은 도펀트를 더 포함할 수 있다. 예를 들어, 제2 저반사 물질은 도펀트로 MoO2을 더 포함할 수 있으나, 이에 제한되지 않는다.
예를 들어, 도펀트는 제2 저반사 물질 총 중량에 대해 5중량% 이하의 비율로 포함될 수 있으나, 이에 제한되지 않는다.
예를 들면, 제2 저반사 물질은 Mo, In2O3 및 SnO2의 조합일 수 있다. 이때, 필요에 따라 선택적으로 ZnO 및 MoO2 중 선택된 1종 이상을 도펀트로서 더 포함할 수 있다. 이 경우, 도전층의 전기적 특성을 높게 유지하면서도 반사율을 낮출 수 있다.
예를 들어, 제3 저반사 물질은 제4 금속 산화물 및 서로 상이한 2종 이상의 전도성 산화물로 형성되는 것 일 수 있다.
예를 들어, 제4 금속 산화물은 MoO3, MoO2 및 WO3 중에서 선택되는 1종 이상일 수 있다.
예를 들어, 전도성 산화물은 In2O3, SnO2 및 ZnO 중에서 선택된 2종 이상일 수 있다.
예를 들어, 제3 저반사 물질은 제4 금속 산화물 50 중량% 내지 70 중량% 및 전도성 산화물 30 중량% 내지 50 중량%를 포함하여 이루어지는 것 일 수 있다. 이 범위 내에서 도전층의 전기적 특성을 높게 유지하면서 반사율이 저감될 수 있다.
필요에 따라 선택적으로 제3 저반사 물질은 도펀트를 더 포함할 수 있다. 예를 들어, 제3 저반사 물질은 도펀트로 몰리브덴(Mo)을 더 포함할 수 있으나, 이에 제한되지 않는다.
예를 들어, 도펀트는 제3 저반사 물질 총 중량에 대해 5중량% 이하의 비율로 포함될 수 있으나, 이에 제한되지 않는다.
예를 들면, 제3 저반사 물질은 MoO2, In2O3 및 SnO2의 조합일 수 있다. 이때, 필요에 따라 선택적으로 ZnO 및 Mo 중 선택된 1종 이상을 도펀트로서 더 포함할 수 있다. 이 경우, 도전층의 전기적 특성을 높게 유지하면서도 반사율이 감소될 수 있다.
예를 들어, 제1 도전층 및 제2 도전층 각각의 제1 서브 도전층의 두께는 300Å 내지 700Å, 300Å 내지 600Å, 300Å 내지 500Å, 400Å 내지 500Å 또는 450Å 내지 600Å 일 수 있다. 제1 서브 도전층의 두께가 상기 범위 내인 경우, 반사율이 더욱 저감될 수 있다. 두께가 300Å 미만인 경우, 장파장 대의 반사율이 증가할 수 있고, 700Å 초과인 경우, 단파장 대의 반사율이 증가할 수 있다.
제1 도전층 및 제2 도전층 각각의 제1 서브 도전층의 두께는 재료에 따라 달라질 수 있다.
예를 들어, 제1 도전층 및 제2 도전층 각각의 제1 서브 도전층이 제1 저반사 물질로 형성되는 경우, 두께가 600Å을 초과하면 단파장대의 반사율이 증가하여 반사율 저감 효과가 미비할 수 있다. 바람직하게, 제1 서브 도전층이 제1 저반사 물질로 형성되는 경우, 제1 서브 도전층의 두께는 400Å 내지 500Å, 350Å 내지 450Å, 360Å 내지 440Å 또는 370Å 내지 420Å일 수 있다. 이 경우, 380nm 내지 740nm 파장에 대한 반사율이 우수한 이점이 있다. 다른 예로, 550nm 파장에 대한 반사율을 고려하였을 때, 제1 저반사 물질로 이루어지는 제1 서브 도전층의 두께는 310Å 내지 350Å일 수 있다.
예를 들어, 제1 서브 도전층이 제2 저반사 물질 또는 제3 저반사 물질로 형성되는 경우, 두께가 700Å을 초과하면 단파장대의 반사율이 증가하여 반사율 저감 효과가 미비할 수 있다. 바람직하게, 제2 저반사 물질 또는 제3 저반사 물질로 이루어지는 제1 서브 도전층의 두께는 450Å 내지 600Å, 500Å 내지 600Å일 수 있으며, 이 범위 내에서 반사율이 더욱 저감될 수 있다.
예를 들어, 제1 도전층 및 제2 도전층 각각의 제1 서브 도전층의 굴절률(n)은 2.1 내지 2.9, 2.3 내지 2.9 또는 2.3 내지 2.7일 수 있다. 이 범위 내에서 반사율을 최소화할 수 있고, 굴절률이 2.9 초과인 경우, 단파장 대의 반사율이 증가할 수 있다.
예를 들어, 제1 도전층 및 제2 도전층 각각의 제1 서브 도전층의 흡광 계수(k)는 0.6 내지 1.2일 수 있으며, 바람직하게는 0.8 내지 1.0일 수 있다. 이 범위 내에서 반사율을 최소화할 수 있다. 흡광 계수가 0.6 미만인 경우 장파장 대의 흡수 감소로 제1 도전층 및 제2 도전층을 박막 트랜지스터, 차광층 등의 구성요소로 적용할 시 화상이 레디쉬(reddish)한 색감으로 표시될 수 있다. 또한, 흡광 계수가 1.2 초과인 경우, 반사율이 증가하여 시감이 저하될 수 있다.
굴절률과 흡광 계수는 저반사 물질의 조성에 따라 조절될 수 있다. Mo, MoOx(MoO2+MoO3), Nb2O5, 및 ZnO의 조합으로 이루어지는 제1 저반사 물질을 예로 들어 설명하면, Mo의 상대적인 비율이 증가할수록 굴절률 및 흡광 계수는 증가하는 경향을 나타낸다. 구체적으로 Mo의 비율이 0 중량%인 경우, 굴절률은 2.6, 흡광 계수는 0.7이나, Mo의 비율이 15 중량%인 경우, 굴절률은 2.8, 흡광 계수는 1.2이고, Mo의 비율이 23 중량%인 경우, 굴절률은 2.9, 흡광 계수는 1.4일 수 있다. Mo의 비율이 0 중량%인 경우 굴절률 및 흡광 계수가 상술한 범위 내에 들어오나, 도전층의 전기적인 특성은 떨어질 수 있다. 이에 도전층의 전기적인 특성을 저하시키지 않는 범위 내에서 저반사 물질의 조성을 조절하여 굴절률과 흡광 계수가 상기 범위 내에 들어오도록 조절하여야 전기적 특성과 반사 시감을 동시에 만족할 수 있다.
상술한 바와 같이, 제1 도전층 및 제2 도전층은 박막 트랜지스터, 차광층 등의 구성요소일 수 있다. 이하에서는, 도 1 내지 도 3을 참조하여 제1 도전층은 박막 트랜지스터의 게이트 전극이고, 제2 도전층은 소스 전극 및 드레인 전극인 본 발명의 일 실시예를 설명하기로 한다.
도 1 내지 도 3은 본 발명의 일 실시예에 따른 표시 장치를 설명하기 위한 도면들이다. 예를 들어 표시 장치는 액정층을 포함하는 액정 표시 장치일 수 있고, 다른 예로 표시 장치는 유기 발광층을 포함하는 유기 발광 표시 장치일 수도 있다. 이하에서는 설명의 편의를 위해 액정 표시 장치를 예로 들어 설명하나, 본 발명의 표시 장치가 액정 표시 장치로 제한되는 것은 아니다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 개략적인 평면도이다. 도 1에서는 설명의 편의를 위해 표시 장치(100)의 다양한 구성 중 제1 기판(110) 및 복수의 서브 화소(SP)만을 도시하였다.
제1 기판(110)은 표시 장치(100)에 포함된 다양한 구성 요소를 지지하고 외부 충격 또는 외부 환경으로부터 보호하기 위한 구성으로, 절연 물질로 이루어질 수 있다. 예를 들어, 제1 기판(110)은 글라스(glass) 기판으로 이루지거나, PET(PolyEthylene Terephthalate), PEN(PolyEthylene Naphthalate), 폴리이미드(Polyimide) 등과 같은 플라스틱 기판으로 이루어질 수 있다.
제1 기판(110)은 표시 장치(100)의 다양한 구성요소들을 지지한다. 제1 기판(110)은 표시 영역(DA) 및 비표시 영역(NDA)을 포함한다. 표시 영역(DA)은 복수의 서브 화소(SP)가 배치되는 영역으로 실제 영상이 표시되는 영역이고, 비표시 영역(NDA)은 표시 영역(DA)을 둘러싸는 외곽 영역으로, 영상이 표시되지 않는다. 비표시 영역(NDA)은 베젤 영역으로 지칭할 수 있다. 비표시 영역(NDA)에는 화면을 구동시키기 위한 배선 및 구동 회로가 배치된다.
제1 기판(110)에는 복수의 서브 화소(SP)가 정의될 수 있다. 복수의 서브 화소(SP)는 표시 영역(DA)을 구성하는 최소 단위로, 각각 하나의 색을 표시하기 위한 영역이다. 예를 들어, 복수의 서브 화소(SP)는 적색 서브 화소, 녹색 서브 화소 및 청색 서브 화소로 구성될 수 있다. 복수의 서브 화소(SP)는 도 1에 도시된 바와 같이 매트릭스 형태로 정의될 수 있다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 개략적인 단면도이다. 도 2에 도시된 표시 장치(100)는 보더리스 타입(borderless type)의 표시 장치의 구조 일부를 보여주는 단면도이다.
도 2를 참조하면, 본 발명에 따른 표시장치(100)는 제1 기판(110) 및 제2 기판(150)을 포함하는 액정 표시 패널(PNL), 백라이트 유닛(BLU) 및 커버 바텀(CB)을 포함한다.
액정 표시 패널(PNL)은 화소들이 매트릭스 형태로 배열되어 영상을 출력하며, 광투과율을 조절하기 위해 액정층(LC)을 사이에 두고 합착된 제1 기판(110)과 제2 기판(150)으로 구성된다.
본 발명의 일 실시예에 따른 표시 장치(100)는 보더리스 타입의 액정 표시 장치로서, 상부 기판인 제1 기판(110)이 박막 트랜지스터 어레이 기판으로 구성되며, 하부 기판인 제2 기판(150)이 컬러필터 기판으로 구성되는 것을 특징으로 한다. 즉, 본 발명의 일 실시예에 따른 표시 장치(100)는 기존과 달리 액정 표시 패널(PNL)을 뒤집어서 상대적으로 면적이 넓은 박막 트랜지스터 어레이 기판이 컬러필터 기판의 상부에 위치하는 것을 특징으로 한다. 이에 따라 상부의 박막 트랜지스터 어레이 기판에 형성된 패드부 구성요소들이 액정 표시 패널(PNL)의 배면 측을 향하도록 배치되므로, 패드부 구성요소들을 가리기 위한 외장 커버(또는, 탑 케이스)와 같은 기구물의 삭제가 가능하여, 4면 보더리스 타입을 구현할 수 있다. 이때, 상술한 바와 같이, 박막 트랜지스터 어레이 기판이 상부에 위치하여 시청면으로 활용되는 구조를 플립 오버 타입(flip-over-type)이라고 지칭할 수 있다.
백라이트 유닛(BLU)은 액정 표시 패널(PNL) 하부에 배치되어 액정 표시 패널(PNL)에 광을 공급한다. 백라이트 유닛(BLU)은 광원, 반사 필름, 도광판, 가이드 패널 및 광학 필름 등을 포함할 수 있다. 이때, 백라이트 유닛(BLU)은 광원으로서, CCFL(Cold Cathode Fluorescence Lamp), HCFL(Hot Cathode Fluorescence Lamp) 또는 EEFL(External Electrode Fluorescence Lamp)이나 LED(Light Emitting Diode) 중 어느 하나를 선택하여 사용할 수 있으나, 이에 제한되지 않는다.
커버 바텀(CB)은 표시 장치(100)의 구성 요소를 수용하고 보호하는 케이스 부재이다. 커버 바텀(CB)은 액정 표시 패널(PNL) 및 백라이트 유닛(BLU)의 측면을 둘러싸고, 백라이트 유닛(BLU)의 배면에 배치될 수 있다. 구체적으로, 커버 바텀(CB)은 가장자리가 수직 절곡된 사각테 형상으로 형성될 수 있다. 예를 들어, 커버 바텀(CB)은 백라이트 유닛(BLU)의 배면에 대향하여 배치되는 수평부 및 수평부로부터 연장되어 액정 표시 패널(PNL) 및 백라이트 유닛(BLU)의 측면을 감싸도록 배치되는 수직부를 포함할 수 있다.
커버 바텀(CB)은 구동회로 및 백라이트 유닛(BLU)의 광원으로부터의 열을 외부로 원활하게 방출할 수 있도록 높은 열 전도율과 고강성을 가지는 재료를 포함할 수 있다. 일 예로, 커버 바텀(CB)은 알루미늄, 알루미늄 나이트라이드(AlN), 전기아연도금강판(EGI), 스테인레스(SUS), 갈바륨(SGLC), 알루미늄도금강판(일명 ALCOSTA), 주석도금강판(SPTE)등과 같은 금속판으로 제조될 수 있으나, 이에 제한되지 않는다.
또한, 도 2에는 도시하지 않았으나, 표시 패널(PNL)의 전면 및 배면 중 적어도 하나의 면에는 편광판이 배치될 수 있다. 예를 들어, 편광판은 제1 기판(110)에서 박막 트랜지스터(120)가 배치되는 면의 반대면에 배치될 수 있으나, 이에 제한되지 않는다.
이하에서는, 도 3을 참조하여 본 발명의 일 실시예에 따른 표시 장치(100)의 액정 표시 패널(PNL)을 설명한다. 도 3은 본 발명의 일 실시예에 따른 표시 장치의 액정 표시 패널을 설명하기 위한 개략적인 단면도이다.
예를 들어, 액정 표시 패널(PNL)은 화소 전극인 제1 전극(141)과 공통 전극인 제2 전극(142) 사이에 형성되는 프린지 필드가 슬릿을 관통하여 화소 영역 상에 위치하는 액정층(LC)의 액정 분자를 구동시킴으로써 화상을 구현하는 프린지-필드 스위칭(Fringe Field Switching; FFS) 방식으로 구동될 수 있다. 다른 예로, 액정 표시 패널(PNL)은 화소 전극인 제1 전극(141)과 공통 전극인 제2 전극(142)이 평행하게 배치되고, 제1 전극(141) 및 제2 전극(142)의 수평 전계에 의해 액정층(LC)의 액정 분자를 구동시킴으로써 화상을 구현하는 횡전계 스위칭(In Plane Switching; IPS) 방식으로 구동될 수도 있다.
도 3을 참조하면, 액정 표시 패널(PNL)은 제1 기판(110) 및 제2 기판 기판(150)을 포함한다.
제1 기판(110)에는 박막 트랜지스터(120), 각종 배선 및 전극들이 형성되어, 복수의 서브 화소를 정의한다. 제2 기판(150)에는 적색, 녹색 및 청색의 삼원색을 표시하기 위한 컬러필터 및 각 서브 화소를 구획하는 블랙 매트릭스가 형성될 수 있다. 도 2에서 설명한 바와 같이, 상대적으로 면적이 넓은 박막 트랜지스터(120)를 포함하는 제1 기판(110)이 컬러필터를 포함하는 제2 기판(150)의 상부에 위치함으로써, 보더리스 타입의 표시 장치(100)를 구현할 수 있다.
제1 기판(110) 상에는 복수의 게이트 배선, 데이터 배선이 교차하며 배치된다. 게이트 배선과 데이터 배선의 교차영역에 박막 트랜지스터(120)가 배치되고, 표시 영역(DA)에 형성되는 제1 전극(141)과 연결된다.
제1 기판(110) 상에 박막 트랜지스터(120)가 배치된다. 도 3에서는 BCE(Back-channel etch) 구조의 박막 트랜지스터(120)를 도시하였으나, 이는 일 실시예일 뿐 이에 제한되지 않는다.
제1 기판(110)과 박막 트랜지스터(120) 사이에는 버퍼층이 배치될 수 있다. 버퍼층은 박막 트랜지스터 형성 공정 중 제1 기판(110)으로부터 유입되는 불순물을 차단한다. 또한, 버퍼층은 외부로부터의 수분(H2O) 및 수소(H2) 등의 침투를 방지하여 표시 장치(100)의 다양한 구성요소들을 보호한다. 버퍼층은 절연 물질로 구성될 수 있으며, 예를 들어, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산화질화물(SiON) 등으로 이루어지는 무기층이 단층 또는 복층으로 구성될 수 있다.
박막 트랜지스터(120)는 표시 장치(100)의 구동 소자로 사용될 수 있다. 박막 트랜지스터(120)는 게이트 전극(121), 액티브층(122), 소스 전극(123) 및 드레인 전극(124)을 포함한다.
구체적으로 제1 기판(110) 상에 게이트 배선으로부터 분기되는 게이트 전극(121)이 배치된다.
게이트 전극(121)은 복수의 층으로 이루어지고, 예를 들어 게이트 전극(121)은 제1 서브 도전층(G-sub1) 및 제2 서브 도전층(G-sub2)을 포함하는 2중층으로 이루어질 수 있다. 상술한 바와 같이 본 실시예에서 게이트 전극(121)은 제1 도전층과 동일하다. 이에 게이트 전극(121)의 제1 서브 도전층(G-sub1)은 상술한 제1 도전층의 제1 서브 도전층과 동일한 특징을 가지며, 게이트 전극(121)의 제2 서브 도전층(G-sub2)은 상술한 제1 도전층의 제2 서브 도전층과 동일한 특징을 갖는다. 이에 따라 게이트 전극(121)의 제1 서브 도전층(G-sub1) 및 제2 서브 도전층(G-sub2)에 대한 중복 설명은 생략한다.
예를 들어, 게이트 전극(121)의 제1 서브 도전층(G-sub1)은 상술한 제1 저반사 물질, 제2 저반사 물질 및 제3 저반사 물질 중 선택된 1종 이상으로 이루어질 수 있다. 바람직하게, 게이트 전극(121)의 제1 서브 도전층(G-sub1)은 제1 저반사 물질일 수 있고, 더 바람직하게는 Mo, MoO2, MoO3, Nb2O5, 및 ZnO을 포함하여 이루어지는 제1 저반사 물질일 수 있다. 이 경우, 게이트 전극(121)의 전기적 특성을 높게 유지하면서 반사율이 저감되어 반사 시감이 개선될 수 있다.
게이트 전극(121) 상에 게이트 절연층(GI)이 배치된다. 게이트 절연층(GI)은 게이트 전극(121)과 액티브층(122)을 절연시키기 위한 층으로, 절연 물질로 이루어질 수 있다. 예를 들어, 게이트 절연층(GI)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
액티브층(122)은 게이트 절연층(GI)을 사이에 두고 게이트 전극(121)과 중첩하도록 게이트 전극(121) 상에 배치된다. 액티브층(122)은 예를 들어, 비정질 실리콘, 다결정 실리콘, 산화물 반도체 또는 유기물 반도체 등으로 형성될 수 있으며, 이에 제한되지 않는다.
액티브층(122) 상에 소스 전극(123) 및 드레인 전극(124)이 배치된다. 소스 전극(123) 및 드레인 전극(124)은 동일 층에서 이격되어 배치된다. 소스 전극(123)은 액티브층(122)의 일단과 컨택하고, 드레인 전극(124)은 액티브층(122)의 타단과 컨택하도록 배치될 수 있다. 이때, 소스 전극(123)과 드레인 전극(124)은 각각 액티브층(122)과 직접 컨택하도록 배치될 수 있고, 연결 패턴을 통해 컨택될 수도 있다.
소스 전극(123)과 드레인 전극(124) 각각은 복수의 층으로 이루어진다. 예를 들어, 소스 전극(123)은 제1 서브 도전층(S-sub1) 및 제2 서브 도전층(S-sub2)을 포함하는 2중층으로 이루어질 수 있다. 예를 들어, 드레인 전극(124)은 제1 서브 도전층(D-sub1) 및 제2 서브 도전층(D-sub1)을 포함하는 2중층으로 이루어질 수 있다. 상술한 바와 같이 본 실시예에서 소스 전극(123) 및 드레인 전극(124)은 제2 도전층과 동일하다. 이에 소스 전극(123) 및 드레인 전극(124) 각각의 제1 서브 도전층(S-sub1, D-sub1)은 상술한 제2 도전층의 제1 서브 도전층과 동일한 특징을 가지며, 소스 전극(123) 및 드레인 전극(124) 각각의 제2 서브 도전층(S-sub2, D-sub2)은 상술한 제2 도전층의 제2 서브 도전층과 동일한 특징을 갖는다. 이에 따라 소스 전극(123)의 제1 서브 도전층(S-sub1) 및 제2 서브 도전층(S-sub2)과 드레인 전극(124)의 제1 서브 도전층(D-sub1) 및 제2 서브 도전층(D-sub2)에 대한 중복 설명은 생략한다.
예를 들어, 소스 전극(123)의 제1 서브 도전층(S-sub1) 및 드레인 전극(124)의 제1 서브 도전층(D-sub1) 각각은 상술한 제2 저반사 물질 또는 제3 저반사 물질로 이루어질 수 있다.
소스 전극(123)의 제1 서브 도전층(S-sub1) 및 드레인 전극(124)의 제1 서브 도전층(D-sub1)이 제1 저반사 물질로 형성되는 경우, 액티브층(122)과 소스 전극(123) 및 드레인 전극(124) 간의 컨택 저항이 높아져 박막 트랜지스터(120)의 성능이 저하될 수 있다. 이에 소스 전극(123) 및 드레인 전극(124)의 제1 서브 도전층(S-sub1, D-sub1)은 액티브층(122)과의 컨택 저항을 낮게 유지할 수 있는 제2 저반사 물질 또는 제3 저반사 물질로 이루어질 수 있다.
예를 들어, 제1 저반사 물질로 형성되는 게이트 전극(121)의 제1 서브 도전층(G-sub1)의 비저항은 1 X 10-2Ω 내지 6 X 10-2Ω이고, 제2 저반사 물질 또는 제3 저반사 물질로 형성되는 소스 전극(123) 및 드레인 전극(124)의 제1 서브 도전층(S-sub1, D-sub1) 각각의 비저항은 1 X 10-3Ω 내지 6 X 10-3Ω일 수 있으나, 이에 제한되지 않는다.
바람직하게, 게이트 전극(121)의 제1 서브 도전층(G-sub1)은 제1 저반사 물질로 이루어지고, 소스 전극(123) 및 드레인 전극(124) 각각의 제1 서브 도전층(S-sub1, D-sub1)은 제2 저반사 물질 또는 제3 저반사 물질로 이루어질 수 있다. 이 경우 소스 전극(123) 및 드레인 전극(124) 각각의 제1 서브 도전층(S-sub1, D-sub1)의 저항은 게이트 전극(121)의 제1 서브 도전층(G-sub1)의 저항 보다 작다. 이에 따라 액티브층(122)과 소스 전극(123) 및 드레인 전극(124) 간의 컨택 저항을 낮게 유지하여 박막 트랜지스터(120)의 성능을 저하시키지 않으면서도 표시 장치(100)의 반사율이 저감되어 반사 시감이 크게 개선될 수 있다.
소스 전극(123)과 드레인 전극(124) 상에는 패시베이션층(131)이 배치된다. 패시베이션층(131)은 패시베이션층(131) 하부의 구성을 보호하기 위한 절연층이다. 패시베이션층(131)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층이나 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
패시베이션층(131) 상에는 평탄화층(132)이 배치된다. 평탄화층(132)은 박막 트랜지스터(120)가 배치된 제1 기판(110)의 상부를 평탄화하는 절연층이다. 평탄화층(132)은 유기 물질로 이루어질 수 있고, 예를 들어, 폴리이미드(Polyimide) 또는 포토아크릴(Photo Acryl)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다. 평탄화층(132)은 박막 트랜지스터(120)와 제1 전극(141)을 전기적으로 연결하기 위한 컨택홀을 포함할 수 있다.
평탄화층(132) 상에 공통 전극인 제2 전극(142)이 형성된다. 제2 전극(142)은 공통 배선과 전기적으로 연결된다. 제2 전극(142)은 하나의 큰 전극으로 구성되며, 서브 화소(SP)들에 공통적으로 사용된다. 몇몇 실시예에서, 제2 전극(142)은 복수의 공통 전극 블록(block)들로 구성될 수 있다. 이 경우, 공통 전극 블록들은 정전 용량 방식(capacitive type)의 터치 소자의 터치 전극으로 기능할 수 있으며, 표시 장치(100)는 터치 소자가 내장된 표시 장치로 구현될 수 있다.
예를 들어, 제2 전극(142)은 투명 도전성 물질로 이루어질 수 있다. 예를 들어, 투명 도전성 물질은 주석 산화물(Tin Oxide; TO), 인듐 주석 산화물(Indium Tin Oxide; ITO), 인듐 아연 산화물(Indium Zinc Oxide; IZO), 인듐 주석 아연 산화물(Indium Zinc Tin Oxide; ITZO) 등으로 이루어질 수 있으나, 이에 제한되지 않는다.
제2 전극(142) 상에 보호층(133)이 배치된다. 보호층(133)은 제2 전극(142)과 제1 전극(141)을 절연시키기 위한 층으로, 무기 절연 물질 또는 유기 절연 물질로 이루어질 수 있다. 예를 들어, 보호층(133)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
보호층(133) 상에 제1 전극(141)이 배치된다. 제1 전극(141)은 하부의 보호층(133), 평탄화층(132) 및 패시베이션층(131)을 관통하는 컨택홀을 통해 드레인 전극(124)과 전기적으로 연결된다. 도 3에서는 제1 전극(141)이 박막 트랜지스터(120)의 드레인 전극(124)과 접촉되는 것으로 도시되어 있으나, 몇몇 실시예에서, 제1 전극(141)은 박막 트랜지스터(120)의 소스 전극(123)과 접촉될 수도 있다.
예를 들어, 제1 전극(141)은 투명 도전성 물질로 이루어질 수 있다. 예를 들어, 투명 도전성 물질은 주석 산화물(Tin Oxide; TO), 인듐 주석 산화물(Indium Tin Oxide; ITO), 인듐 아연 산화물(Indium Zinc Oxide; IZO), 인듐 주석 아연 산화물(Indium Zinc Tin Oxide; ITZO) 등으로 이루어질 수 있으나, 이에 제한되지 않는다.
박막 트랜지스터(120)를 통해 제1 전극(141)에 전압이 인가되는 경우, 제1 전극(141)과 제2 전극(142)에 형성되는 전계에 의해 액정층(LC)의 액정 분자들은 유전율 이방성에 의해 회전하며, 액정들의 회전 정도에 따라 표시 영역을 투과하는 빛의 투과율이 변화된다. 이로써, 서브 화소(SP)의 광량이 제어될 수 있다.
제2 기판(150)은 제1 기판(110)에 대향하도록 배치된다. 제2 기판(150)은 기판 상에 배치되는 구성요소들을 지지하기 위한 구성이고, 절연 물질로 이루어질 수 있다. 예를 들어, 제2 기판(150)은 글래스(glass) 기판으로 이루지거나, PET(PolyEthylene Terephthalate), PEN(PolyEthylene Naphthalate), 폴리이미드(Polyimide) 등과 같은 플라스틱 기판으로 이루어질 수 있다.
제2 기판(150)은 컬러필터층 및 블랙 매트릭스를 포함하는 기판이다. 블랙 매트릭스는 제1 기판(110)의 박막 트랜지스터(120), 게이트 배선 및 데이터 배선과 중첩되도록 제2 기판(150) 상에 배치될 수 있다. 블랙 매트릭스는 불투명한 유기 물질로 이루어질 수 있으며, 예를 들어 블랙 레진(black resin)을 포함하여 이루어질 수 있다. 블랙 매트릭스에 의해 박막 트랜지스터(120), 게이트 배선 및 데이터 배선이 가려질 수 있다. 블랙 매트릭스가 배치되지 않은 영역은 개구 영역으로서, 서브 화소(SP)의 빛이 투과되는 영역에 대응된다. 컬러 필터층은 각각 상이한 파장의 빛을 투과시키는 복수의 컬러 필터들을 포함한다. 컬러 필터들은 예를 들어, 적색, 녹색, 및 청색 안료를 포함하는 적색, 녹색 및 청색 컬러 필터들로 구성될 수 있다. 컬러 필터들을 사용하여 특정 파장의 빛을 흡수 또는 투과시킴으로써 적색, 녹색 및 청색을 표현할 수 있다.
제1 기판(110)과 제2 기판(150) 사이에는 제1 기판(110)과 제2 기판(150) 사이의 갭을 유지하기 위한 스페이서(SPC)가 배치된다. 스페이서(SPC)에 의해 형성된 제1 기판(110)과 제2 기판(150) 사이의 갭에는 액정층(LC)이 배치된다. 액정층(LC)은 액정을 포함하는 층으로서, 전계에 의하여 빛을 투과하거나 차단할 수 있는 층이다. 구체적으로, 액정층(LC)은 제1 전극(141)과 제2 전극(142)에 의해 생성되는 전계에 의해 광 투과율을 변화시켜 화상을 표시하게 한다.
비표시 영역(NDA)에 대응되는 제1 기판(110) 상에 복수의 패드부(PAD1, PAD2)가 배치된다. 예를 들어, 비표시 영역(NDA)에 대응되는 제1 기판(110) 상에 제1 패드부(PAD1) 및 제2 패드부(PAD2)가 배치된다. 제1 패드부(PAD1)는 표시 영역(DA)에 인접하는 비표시 영역(NDA)에 대응하도록 제1 기판(110) 상에 배치된다. 제2 패드부(PAD2)는 제1 패드부(PAD1)와 인접하도록 제1 패드부(PAD1)의 외측에 배치된다.
예를 들어, 제1 패드부(PAD1)는 데이터 패드부일 수 있다. 제1 패드부(PAD1)는 제1 데이터 패드 전극(161) 및 제2 데이터 패드 전극(162)을 포함한다. 제1 데이터 패드 전극(161)은 게이트 절연층(GI) 상에 배치된다. 제1 데이터 패드 전극(161)은 소스 전극(123) 및 드레인 전극(124)과 동일한 공정으로 형성될 수 있다. 이에 제1 데이터 패드 전극(161)은 소스 전극(123) 및 드레인 전극(124)과 동일한 재질로 이루어진다. 상술한 바와 같이 본 실시예에서는 제2 도전층은 소스 전극(123) 및 드레인 전극(124)이다. 이에 소스 전극(123) 및 드레인 전극(124)과 동일한 공정으로 동일한 재질로 형성되는 제1 데이터 패드 전극(161) 또한 상술한 제2 도전층과 동일한 특징을 갖는다.
예를 들어, 제1 데이터 패드 전극(161)은 제1 서브 도전층(DP-sub1) 및 제2 서브 도전층(DP-sub2)을 포함하고, 제1 데이터 패드 전극(161)의 제1 서브 도전층(DP-sub1)은 소스 전극(123) 및 드레인 전극(124)의 제1 서브 도전층(S-sub1, D-sub1)과 동일한 특징을 갖으며, 제1 데이터 패드 전극(161)의 제2 서브 도전층(DP-sub2)은 소스 전극(123) 및 드레인 전극(124)의 제2 서브 도전층(S-sub2, D-sub2)과 동일한 특징을 갖는다. 이에 따라 제1 데이터 패드 전극(161)의 제1 서브 도전층(DP-sub1) 및 제2 서브 도전층(DP-sub2)에 대한 중복 설명은 생략한다.
본 발명의 일 실시예에서 제1 데이터 패드 전극(161)의 제1 서브 도전층(DP-sub1)은 상술한 제2 저반사 물질 또는 제3 저반사 물질로 이루어지기 때문에 반사율을 더욱 저감하여 표시 장치(100)의 반사 시감이 보다 개선될 수 있다.
제2 데이터 패드 전극(162)은 제1 데이터 패드 전극(161) 상에 배치된다. 제2 데이터 패드 전극(162)은 패시베이션층(131) 및 보호층(133)을 관통하는 컨택홀에 의해 노출된 제1 데이터 패드 전극(161)과 컨택하도록 보호층(133) 상에 배치된다. 제2 데이터 패드 전극(162)은 화소 전극인 제1 전극(141)과 동일한 공정으로 형성될 수 있다. 이에 제2 데이터 패드 전극(162)은 제1 전극(141)과 동일한 재질로 형성된다.
예를 들어, 제2 패드부(PAD2)는 게이트 패드부일 수 있다. 제2 패드부(PAD2)는 제1 게이트 패드 전극(171), 게이트 패드 연결 전극(173) 및 제2 게이트 패드 전극(172)을 포함한다.
제1 게이트 패드 전극(171)은 제1 기판(110) 상에 배치된다. 제1 게이트 패드 전극(171)은 게이트 전극(121)과 동일한 공정으로 형성될 수 있다. 이에 제1 게이트 패드 전극(171)은 게이트 전극(121)과 동일한 재질로 이루어진다. 상술한 바와 같이 본 실시예에서는 제1 도전층은 게이트 전극(121)이다. 이에 게이트 전극(121)과 동일한 공정 및 재질로 형성되는 제1 게이트 패드 전극(171) 또한 상술한 제1 도전층과 동일한 특징을 갖는다.
예를 들어, 제1 게이트 패드 전극(171)은 제1 서브 도전층(GP-sub1) 및 제2 서브 도전층(GP-sub2)을 포함하고, 제1 게이트 패드 전극(171)의 제1 서브 도전층(GP-sub1)은 게이트 전극(121)의 제1 서브 도전층(G-sub1)과 동일한 특징을 가지며, 제1 게이트 패드 전극(171)의 제2 서브 도전층(GP-sub2)은 게이트 전극(121)의 제2 서브 도전층(G-sub2)과 동일한 특징을 갖는다. 이에 따라 제1 게이트 패드 전극의(171) 제1 서브 도전층(GP-sub1) 및 제2 서브 도전층(GP-sub2)에 대한 중복 설명은 생략한다.
본 발명의 일 실시예에서 제1 게이트 패드 전극(171)의 제1 서브 도전층(GP-sub-1)은 상술한 제1 저반사 물질, 제2 저반사 물질 및 제3 저반사 물질 중 적어도 하나를 포함하여 이루어지기 때문에 반사율을 더욱 저감하여 표시 장치(100)의 반사 시감이 보다 개선될 수 있다.
게이트 패드 연결 전극(173)은 제1 게이트 패드 전극(171) 상에 배치된다. 게이트 패드 연결 전극(173)은 게이트 절연층(GI)을 관통하는 컨택홀에 의해 노출된 제1 게이트 패드 전극(171)과 컨택하도록 게이트 절연층(GI) 상에 배치된다.
게이트 패드 연결 전극(173)은 소스 전극(123), 드레인 전극(124) 및 제1 데이터 패드 전극(161)과 동일한 공정으로 형성될 수 있다. 즉, 게이트 패드 연결 전극(173)은 소스 전극(123), 드레인 전극(124) 및 제1 데이터 패드 전극(161)과 동일한 재질로 이루어진다.
게이트 패드 연결 전극(173)은 제1 서브 도전층(CE-sub1) 및 제2 서브 도전층(CE-sub1)을 포함하고, 게이트 패드 연결 전극(173)의 제1 서브 도전층(CE-sub1)은 소스 전극(123), 드레인 전극(124) 및 제1 데이터 패드 전극(161)의 제1 서브 도전층(DP-sub1)과 동일한 특징을 갖는다. 게이트 패드 연결 전극(173)의 제2 서브 도전층(CE-sub2)은 소스 전극(123), 드레인 전극(124) 및 제1 데이터 패드 전극(161)의 제2 서브 도전층(DP-sub2)과 동일한 특징을 갖는다. 이에 따라 게이트 패드 연결 전극(173)의 제1 서브 도전층(CE-sub1) 및 제2 서브 도전층(CE-sub2)에 대한 중복 설명은 생략한다.
본 발명의 일 실시예에서 게이트 패드 연결 전극(173)의 제1 서브 도전층(CE-sub1)은 상술한 제2 저반사 물질 및 제3 저반사 물질 중 적어도 하나를 포함하여 이루어지기 때문에 반사율을 더욱 저감하여 표시 장치(100)의 반사 시감이 보다 개선될 수 있다.
도 3에서는 게이트 패드 연결 전극(173)을 포함하는 것으로 도시하였으나, 몇몇 실시예에서 게이트 패드 연결 전극(173)은 생략될 수 있다. 게이트 패드 연결 전극(173)을 포함하지 않을 경우, 제2 게이트 패드 전극(172)과 제1 게이트 패드 전극(171)을 컨택시키기 위해 게이트 절연층(GI), 패시베이션층(131) 및 보호층(133)을 관통하도록 콘택홀을 형성하여야 한다. 이와 같이 3개의 층을 관통하는 콘택홀을 형성하는 공정에서 주변 구성들이 손상될 수 있고, 공정 효율이 떨어지는 문제점이 있을 수 있다. 그러나, 박막 트랜지스터 및 패드부 설계에 따라 위와 같은 공정 상의 문제점을 야기하지 않을 경우, 생략될 수 있다.
제2 게이트 패드 전극(172)은 게이트 패드 연결 전극(173) 상에 배치된다. 제2 게이트 패드 전극(172)은 패시베이션층(131) 및 보호층(133)을 관통하는 컨택홀에 의해 노출된 게이트 패드 연결 전극(173)과 컨택하도록 보호층(133) 상에 배치된다.
제2 게이트 패드 전극(172)은 화소 전극인 제1 전극(141)과 동일한 공정으로 형성될 수 있다. 이에 제2 게이트 패드 전극(172)은 제1 전극(141)과 동일한 재질로 형성된다.
도 3에서는 데이터 패드부인 제1 패드부(PAD1) 및 게이트 패드부인 제2 패드부(PAD2)만을 도시하였으나, 터치 패드부 등을 더 포함할 수 있고, 이러한 패드부를 구성하는 패드 전극들은 상술한 제1 저반사 물질, 제2 저반사 물질 또는 제3 저반사 물질로 이루어지는 층을 포함할 수 있다.
본 발명의 일 실시예에 따른 표시 장치(100)는 게이트 전극(121) 및 제1 게이트 패드 전극(171) 각각이 상술한 제1 저반사 물질, 제2 저반사 물질 및 제3 저반사 물질 중 적어도 하나로 이루어지는 제1 서브 도전층(G-sub1, GP-sub1)을 포함한다. 또한, 소스 전극(123), 드레인 전극(124), 제1 데이터 패드 전극(161) 및 게이트 패드 연결 전극(173)은 제2 저반사 물질 및 제3 저반사 물질 중 하나로 이루어지는 제1 서브 도전층(S-sub1, D-sub1, DP-sub1, CE-sub1)을 포함한다. 이에 따라 반사율이 높은 금속층들로 인한 반사율을 최소화하여 반사 시감이 크게 개선될 수 있다.
상술한 바와 같이, 본 발명의 다른 실시예에서 제1 도전층은 차광층이고, 제2 도전층은 게이트 전극, 소스 전극 및 드레인 전극일 수 있다. 이하에서는 도 4를 참조하여 제1 도전층은 차광층이고, 제2 도전층은 게이트 전극, 소스 전극 및 드레인 전극인 본 발명의 다른 실시예를 설명하기로 한다.
도 4는 본 발명의 다른 실시예에 따른 표시 장치의 액정 표시 패널을 설명하기 위한 개략적인 단면도이다. 본 실시예에서는 설명의 편의를 위해 표시 장치가 액정 표시 장치인 것으로 예로 들어 설명하나, 본 발명의 표시 장치가 액정 표시 장치로 제한되는 것은 아니다. 또한, 도 4에 도시한 실시예에 따른 표시 장치(200)는 액정 표시 패널(PNL)을 제외한 나머지 구성요소는 도 1 내지 도 3에 도시한 실시예에 따른 표시 장치(100)와 동일하다. 이에 따라 중복되는 설명은 생략한다.
도 4를 참조하면, 제1 기판(110) 상에 차광층(LS)이 배치된다. 차광층(LS)은 표시 장치 외부로부터 입사되는 자외선 등의 광을 차단하여 광에 의한 박막 트랜지스터(220)의 손상, 특히 액티브층(222)의 손상을 방지하기 위해 배치된다. 이에 차광층(LS)은 박막 트랜지스터(220)에 중첩하도록 배치된다.
도 3에 도시된 박막 트랜지스터(120)는 게이트 전극(121)이 제1 기판(110) 상에 배치되고, 게이트 전극(121) 상에 액티브층(122) 배치된 구조를 갖는다. 이와 달리 도 4에 도시된 박막 트랜지스터(220)는 액티브층(222) 상에 게이트 전극(221)이 배치되는 코플래너(co-planar) 구조의 박막 트랜지스터이다. 이에 제1 기판(110)으로부터 입사되는 자외선에 의해 액티브층(222)이 손상될 수 있다. 차광층(LS)은 제1 기판(110)과 액티브층(222) 사이에 배치되어 자외선에 의한 액티브층(222)의 손상을 방지한다.
차광층(LS)은 복수의 층으로 이루어지고, 예를 들어 차광층(LS)은 제1 서브 도전층(LS-sub1) 및 제2 서브 도전층(LS-sub2)을 포함하는 2중층으로 이루어질 수 있다. 상술한 바와 같이, 본 실시예에서 차광층(LS)은 제1 도전층과 동일하다. 이에 차광층(LS)의 제1 서브 도전층(LS-sub1)은 상술한 제1 도전층의 제1 서브 도전층과 동일한 특징을 가지며, 차광층(LS)의 제2 서브 도전층(LS-sub1)은 상술한 제1 도전층의 제2 서브 도전층과 동일한 특징을 갖는다. 이에 따라 차광층(LS)의 제1 서브 도전층(LS-sub1) 및 제2 서브 도전층(LS-sub2)은 앞서 설명한 제1 도전층의 제1 서브 도전층 및 제2 서브 도전층과 동일하므로 중복 설명은 생략한다.
예를 들어, 차광층(LS)의 제1 서브 도전층(LS-sub1)은 상술한 제1 저반사 물질, 제2 저반사 물질 및 제3 저반사 물질 중 선택된 1종 이상으로 이루어질 수 있다. 바람직하게, 차광층(LS)의 제1 서브 도전층(LS-sub1)은 제1 저반사 물질일 수 있다. 제1 저반사 물질은 제2 저반사 물질 및 제3 저반사 물질 대비 상대적으로 반사율 저감 효과가 더 우수하여 반사 시감이 더욱 개선될 수 있다. 보다 바람직하게 차광층(LS)의 제1 서브 도전층(LS-sub1)은 Mo, MoO2, MoO3, Nb2O5, 및 ZnO을 포함하여 이루어지는 제1 저반사 물질일 수 있다. 이 경우, 광에 의한 액티브층(222)의 손상을 최소화하면서도 반사율이 저감되어 반사 시감이 개선될 수 있다.
차광층(LS) 상에 버퍼층(BUF)이 배치된다. 버퍼층(BUF)은 차광층(LS)과 박막 트랜지스터(220)를 절연시킨다. 또한, 버퍼층(BUF)은 박막 트랜지스터 형성 공정 중 제1 기판(110) 및 차광층(LS)으로부터 유입되는 불순물을 차단하고, 차광층(LS)의 손상을 방지한다. 버퍼층(BUF)은 절연 물질로 구성될 수 있으며, 예를 들어, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산화질화물(SiON) 등으로 이루어지는 무기층이 단층 또는 복층으로 구성될 수 있다.
버퍼층(BUF) 상에 박막 트랜지스터(220)가 배치된다. 박막 트랜지스터(220)는 액티브층(222), 게이트 전극(221), 소스 전극(223) 및 드레인 전극(224)을 포함한다.
액티브층(222)은 차광층(LS)에 대응하도록 버퍼층(BUF) 상에 배치된다. 예를 들어, 액티브층(222)은 비정질 실리콘, 다결정 실리콘, 산화물 반도체 또는 유기물 반도체 등으로 형성될 수 있으며, 이에 제한되지 않는다.
액티브층(222) 상에 게이트 절연층(GI)이 배치된다. 게이트 절연층(GI)은 액티브층(222)과 게이트 전극(221)을 절연시키기 위한 층으로, 액티브층(222)의 채널 영역에 중첩하도록 배치될 수 있다. 액티브층(222)은 절연 물질로 이루어질 수 있다. 예를 들어, 게이트 절연층(GI)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
게이트 절연층(GI) 상에 게이트 전극(221)이 배치된다. 게이트 전극(221)은 복수의 층으로 이루어진다. 예를 들어 게이트 전극(221)은 제1 서브 도전층(G-sub1) 및 제2 서브 도전층(G-sub2)을 포함하는 2중층으로 이루어질 수 있다. 상술한 바와 같이, 본 실시예에서 게이트 전극(221)은 제2 도전층과 동일하다. 이에 게이트 전극(221)의 제1 서브 도전층(G-sub1)은 상술한 제2 도전층의 제1 서브 도전층과 동일한 특징을 가지며, 게이트 전극(221)의 제2 서브 도전층(G-sub2)은 상술한 제2 도전층의 제2 서브 도전층과 동일한 특징을 갖는다. 이에 따라 게이트 전극(221)의 제1 서브 도전층(G-sub1) 및 제2 서브 도전층(G-sub2)은 앞서 설명한 제2 도전층의 제1 서브 도전층 및 제2 서브 도전층과 동일하므로 중복 설명은 생략한다.
예를 들어, 게이트 전극(221)의 제1 서브 도전층(G-sub1)은 상술한 제2 저반사 물질 및 제3 저반사 물질 중 선택된 1종 이상으로 이루어질 수 있다. 바람직하게, 게이트 전극(221)의 제1 서브 도전층(G-sub1)은 Mo, In2O3 및 SnO2의 조합으로 이루어지는 제2 저반사 물질 또는 MoO2, In2O3 및 SnO2의 조합으로 이루어지는 제3 저반사 물질일 수 있다. 이때, 제2 저반사 물질은 필요에 따라 선택적으로 ZnO 및 MoO2 중 선택된 1종 이상을 도펀트로서 더 포함할 수 있다. 또한, 제3 저반사 물질은 필요에 따라 선택적으로 ZnO 및 Mo 중 선택된 1종 이상을 도펀트로서 더 포함할 수 있다.
소스 전극(223) 및 드레인 전극(224)은 게이트 절연층(GI)에 의해 커버되지 않고 노출된 액티브층(222)의 끝단과 컨택하도록 배치된다. 예를 들어, 소스 전극(223)은 액티브층(222)의 일단과 컨택하고, 드레인 전극(224)은 액티브층(222)의 타단과 컨택하도록 배치될 수 있다. 이때, 소스 전극(223)과 드레인 전극(224)은 각각 액티브층(222)과 직접 컨택하도록 배치될 수 있고, 연결 패턴을 통해 컨택될 수도 있다.
소스 전극(223)과 드레인 전극(224) 각각은 복수의 층으로 이루어진다. 예를 들어, 소스 전극(223)은 제1 서브 도전층(S-sub1) 및 제2 서브 도전층(S-sub2)을 포함하는 2중층으로 이루어질 수 있다. 예를 들어, 드레인 전극(224)은 제1 서브 도전층(D-sub1) 및 제2 서브 도전층(D-sub2)을 포함하는 2중층으로 이루어질 수 있다. 상술한 바와 같이 본 실시예에서 소스 전극(223) 및 드레인 전극(224)은 제2 도전층과 동일하다. 이에 소스 전극(223) 및 드레인 전극(224) 각각의 제1 서브 도전층(S-sub1, D-sub1)은 상술한 제2 도전층의 제1 서브 도전층과 동일한 특징을 가지며, 소스 전극(223) 및 드레인 전극(224) 각각의 제2 서브 도전층(S-sub2, D-sub2)은 상술한 제2 도전층의 제2 서브 도전층과 동일한 특징을 갖는다. 이에 따라 소스 전극(223)의 제1 서브 도전층(S-sub1) 및 제2 서브 도전층(S-sub2)과 드레인 전극(224)의 제1 서브 도전층(D-sub1) 및 제2 서브 도전층(D-sub2)에 대한 중복 설명은 생략한다.
소스 전극(223)과 드레인 전극(224) 각각의 제1 서브 도전층(S-sub1, D-sub1)은 상술한 제2 저반사 물질 및 제3 저반사 물질 중 선택되는 재질로 이루어질 수 있다. 바람직하게, 소스 전극(223) 및 드레인 전극(224) 각각의 제1 서브 도전층(S-sub1, D-sub1)은 Mo, In2O3 및 SnO2의 조합으로 이루어지는 제2 저반사 물질 또는 MoO2, In2O3 및 SnO2의 조합으로 이루어지는 제3 저반사 물질일 수 있다. 이때, 제2 저반사 물질은 필요에 따라 선택적으로 ZnO 및 MoO2 중 선택된 1종 이상을 도펀트로서 더 포함할 수 있다. 또한, 제3 저반사 물질은 필요에 따라 선택적으로 ZnO 및 Mo 중 선택된 1종 이상을 도펀트로서 더 포함할 수 있다.
소스 전극(223)과 드레인 전극(224)은 게이트 전극(221)과 동일한 공정으로 형성될 수 있다. 이에 소스 전극(223)과 드레인 전극(224) 각각의 제1 서브 도전층(S-sub1, D-sub1)은 게이트 전극(221)의 제1 서브 도전층(G-sub1)과 동일한 재질로 이루어지고, 소스 전극(223)과 드레인 전극(224) 각각의 제2 서브 도전층(S-sub2, D-sub2)은 게이트 전극(221)의 제2 서브 도전층(G-sub2)과 동일한 재질로 이루어진다.
본 실시예에 따르면, 게이트 전극(221), 소스 전극(223) 및 드레인 전극(224) 각각의 제1 서브 도전층(G-sub1, S-sub1, D-sub1)은 제2 저반사 물질 또는 제3 저반사 물질로 이루어진다. 본 실시예에서 게이트 전극(221), 소스 전극(223) 및 드레인 전극(224) 각각의 제1 서브 도전층(G-sub1, S-sub1, D-sub1)이 제1 저반사 물질로 형성되는 경우, 액티브층(222)과 소스 전극(223) 및 드레인 전극(224) 간의 컨택 저항이 높아져 박막 트랜지스터(220)의 성능이 저하될 수 있다. 이에 공정의 편이성 및 박막 트랜지스터의 소자 특성을 높게 유지하기 위해 게이트 전극(221), 소스 전극(223) 및 드레인 전극(224) 각각의 제1 서브 도전층(G-sub1, S-sub1, D-sub1)은 제2 저반사 물질 또는 제3 저반사 물질로 이루어질 수 있다.
바람직하게 예를 들어, 차광층(LS)의 제1 서브 도전층(LS-sub1)은 제1 저반사 물질로 이루어지고, 게이트 전극(221), 소스 전극(223) 및 드레인 전극(224) 각각의 제1 서브 도전층(G-sub1, S-sub1, D-sub1)은 제2 저반사 물질 또는 제3 저반사 물질로 이루어질 수 있다. 이 경우, 게이트 전극(221), 소스 전극(223) 및 드레인 전극(224) 각각의 제1 서브 도전층(G-sub1, S-sub1, D-sub1)의 저항은 차광층(LS)의 제1 서브 도전층(LS-sub1)의 저항 보다 작다. 이 경우, 박막 트랜지스터(220)의 소자 특성을 높게 유지하면서도 표시 패널(PNL)의 반사율을 크게 저감하여 반사 시감 등의 표시 품질이 크게 개선될 수 있다.
게이트 전극(221), 소스 전극(223) 및 드레인 전극(224) 상에 패시베이션층(131)이 배치된다. 패시베이션층(131)은 패시베이션층(131) 하부의 구성을 보호하기 위한 절연층이다. 패시베이션층(131)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층이나 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
패시베이션층(131) 상에는 평탄화층(132)이 배치된다. 평탄화층(132)은 박막 트랜지스터(220)가 배치된 제1 기판(110)의 상부를 평탄화하는 절연층이다. 평탄화층(132)은 유기 물질로 이루어질 수 있고, 예를 들어, 폴리이미드(Polyimide) 또는 포토아크릴(Photo Acryl)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다. 평탄화층(132)은 박막 트랜지스터(220)와 제1 전극(141)을 전기적으로 연결하기 위한 컨택홀을 포함할 수 있다.
평탄화층(132) 상에 공통 전극인 제2 전극(142)이 형성된다. 제2 전극(142)은 공통 배선과 전기적으로 연결된다. 예를 들어, 제2 전극(142)은 투명 도전성 물질로 이루어질 수 있다. 예를 들어, 투명 도전성 물질은 주석 산화물(Tin Oxide; TO), 인듐 주석 산화물(Indium Tin Oxide; ITO), 인듐 아연 산화물(Indium Zinc Oxide; IZO), 인듐 주석 아연 산화물(Indium Zinc Tin Oxide; ITZO) 등으로 이루어질 수 있으나, 이에 제한되지 않는다.
제2 전극(142) 상에 보호층(133)이 배치된다. 보호층은 제2 전극(142)과 제1 전극(141)을 절연시키기 위한 층으로, 무기 절연 물질 또는 유기 절연 물질로 이루어질 수 있다. 예를 들어, 보호층은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)의 단일층 또는 복층으로 구성될 수 있으나, 이에 제한되지 않는다.
보호층(133) 상에 제1 전극(141)이 배치된다. 제1 전극(141)은 하부의 보호층(133), 평탄화층(132) 및 패시베이션층(131)을 관통하는 컨택홀을 통해 드레인 전극(224)과 전기적으로 연결된다. 그러나, 이에 제한되지 않고 제1 전극(141)은 박막 트랜지스터(220)의 소스 전극(223)과 접촉될 수도 있다.
예를 들어, 제1 전극(141)은 투명 도전성 물질로 이루어질 수 있다. 예를 들어, 투명 도전성 물질은 주석 산화물(Tin Oxide; TO), 인듐 주석 산화물(Indium Tin Oxide; ITO), 인듐 아연 산화물(Indium Zinc Oxide; IZO), 인듐 주석 아연 산화물(Indium Zinc Tin Oxide; ITZO) 등으로 이루어질 수 있으나, 이에 제한되지 않는다.
제1 전극(141) 상에 배치되는 액정층(LC), 스페이서(SPC) 및 제2 기판(150)은 도 3에 도시한 실시예에서 설명한 것과 동일하며, 이에 따라 중복 설명을 생략한다.
비표시 영역(NDA)에 대응되는 제1 기판(110) 상에 복수의 패드부(PAD1, PAD2)가 배치된다. 예를 들어, 비표시 영역(NDA)에 대응되는 제1 기판(110) 상에 제1 패드부(PAD1) 및 제2 패드부(PAD2)가 배치된다. 제1 패드부(PAD1)는 표시 영역(DA)에 인접하는 비표시 영역(NDA)에 대응하도록 제1 기판(110) 상에 배치된다. 제2 패드부(PAD2)는 제1 패드부(PAD1)와 인접하도록 제1 패드부(PAD1) 외측에 배치된다.
예를 들어, 제1 패드부(PAD1)는 차광층 패드부일 수 있다. 차광층 패드부는 박막 트랜지스터(220) 하부에 차광층이 배치됨에 따른 기생 캐패시턴스를 제거하기 위한 구성이다. 제1 패드부(PAD1)는 제1 차광층 패드 전극(281), 차광층 패드 연결 전극(283) 및 제2 차광층 패드 전극(282)을 포함한다.
제1 차광층 패드 전극(281)은 제1 기판(110) 상에 배치된다. 제1 차광층 패드 전극(281)은 차광층(LS)과 동일한 공정으로 형성된다. 이에 제1 차광층 패드 전극(281)은 차광층(LS)과 동일한 재질로 이루어진다. 상술한 바와 같이, 본 실시예에서는 제1 도전층은 차광층(LS)이다. 이에 차광층(LS)과 동일한 공정 및 동일한 재질로 형성되는 제1 차광층 패드 전극(281) 또한 상술한 제1 도전층과 동일한 특징을 갖는다.
예를 들어, 제1 차광층 패드 전극(281)은 제1 서브 도전층(LP-sub1) 및 제2 서브 도전층(LP-sub2)을 포함하고, 제1 차광층 패드 전극(281)의 제1 서브 도전층(LP-sub1)은 차광층(LS)의 제1 서브 도전층(LS-sub1)과 동일한 특징을 가지며, 제1 차광층 패드 전극(281)의 제2 서브 도전층(LP-sub2)은 차광층(LS)의 제2 서브 도전층(LS-sub2)과 동일한 특징을 갖는다. 이에 따라 제1 차광층 패드 전극(281)의 제1 서브 도전층(LP-sub1) 및 제2 서브 도전층(LP-sub2)에 대한 중복 설명은 생략한다.
차광층 패드 연결 전극(283)은 제1 차광층 패드 전극(281) 상에 배치된다. 차광층 패드 연결 전극(283)은 버퍼층(BUF)을 관통하는 컨택홀에 의해 노출된 제1 차광층 패드 전극(281)과 컨택하도록 버퍼층(BUF) 상에 배치된다.
차광층 패드 연결 전극(283)은 게이트 전극(221), 소스 전극(223) 및 드레인 전극(224)과 동일한 공정으로 형성될 수 있다. 즉, 차광층 패드 연결 전극(283)은 게이트 전극(221), 소스 전극(223) 및 드레인 전극(224)과 동일한 재질로 이루어진다.
차광층 패드 연결 전극(283)은 제1 서브 도전층(CE-sub1) 및 제2 서브 도전층(CE-sub2)을 포함하고, 차광층 패드 연결 전극(283)의 제1 서브 도전층(CE-sub1)은 게이트 전극(221), 소스 전극(223) 및 드레인 전극(224)의 제1 서브 도전층(G-sub1, S-sub1, D-sub1)과 동일한 특징을 갖는다. 차광층 패드 연결 전극(283)의 제2 서브 도전층(CE-sub1)은 게이트 전극(221), 소스 전극(223) 및 드레인 전극(224)의 제2 서브 도전층(G-sub2, S-sub2, D-sub2)과 동일한 특징을 갖는다. 이에 따라 차광층 패드 연결 전극(283)의 제1 서브 도전층(CE-sub1) 및 제2 서브 도전층(CE-sub2)에 대한 중복 설명은 생략한다.
제2 차광층 패드 전극(282)과 제1 차광층 패드 전극(281)을 직접 컨택시키는 경우, 버퍼층(BUF), 패시베이션층(131) 및 보호층(133)을 관통하도록 콘택홀을 형성하여야 하는데, 이와 같이 3개의 층을 관통하는 콘택홀을 형성하는 공정에서 주변 구성들이 손상될 수 있고, 공정 효율이 떨어지는 문제점이 있을 수 있다. 이에 제2 차광층 패드 전극(282)과 제1 차광층 패드 전극(281) 사이에 차광층 패드 연결 전극(283)을 배치하여 컨택시킬 수 있다. 그러나, 박막 트랜지스터 및 패드부 설계에 따라 위와 같은 공정 상의 문제점을 야기하지 않을 경우, 차광층 패드 연결 전극(283)은 생략될 수 있다.
제2 차광층 패드 전극(282)은 차광층 패드 연결 전극(283) 상에 배치된다. 제2 차광층 패드 전극(282)은 패시베이션층(131) 및 보호층(133)을 관통하는 컨택홀에 의해 노출된 차광층 패드 연결 전극(283)과 컨택하도록 보호층(133) 상에 배치된다.
제2 차광층 패드 전극(282)은 화소 전극인 제1 전극(141)과 동일한 공정으로 형성될 수 있다. 이에 제2 차광층 패드 전극(282)은 제1 전극(141)과 동일한 재질로 형성된다.
제2 패드부(PAD2)는 게이트 패드부일 수 있다. 제2 패드부(PAD2)는 제1 게이트 패드 전극(271) 및 제2 게이트 패드 전극(272)을 포함한다. 제1 게이트 패드 전극(271)은 버퍼층(BUF) 상에 배치된다. 제1 게이트 패드 전극(271)은 게이트 전극(221), 소스 전극(223), 드레인 전극(224) 및 차광층 패드 연결 전극(283)과 동일한 공정으로 형성될 수 있다. 이에 제1 게이트 패드 전극(271)은 게이트 전극(221), 소스 전극(223), 드레인 전극(224) 및 차광층 패드 연결 전극(283)과 동일한 재질로 이루어진다.
예를 들어, 제1 게이트 패드 전극(271)은 제1 서브 도전층(GP-sub1) 및 제2 서브 도전층(GP-sub2)을 포함한다. 제1 게이트 패드 전극(271)의 제1 서브 도전층(GP-sub1)은 게이트 전극(221), 소스 전극(223), 드레인 전극(224) 및 차광층 패드 연결 전극(283)의 제1 서브 도전층(G-sub1, S-sub1, D-sub1, CE-sub1)과 동일한 특징을 갖는다. 또한, 제1 게이트 패드 전극(271)의 제2 서브 도전층(GP-sub2)은 게이트 전극(221), 소스 전극(223), 드레인 전극(224) 및 차광층 패드 연결 전극(283)의 제2 서브 도전층(G-sub2, S-sub2, D-sub2, CE-sub2)과 동일한 특징을 갖는다. 이에 따라 제1 게이트 패드 전극(271)의 제1 서브 도전층(GP-sub1) 및 제2 서브 도전층(GP-sub2)에 대한 중복 설명은 생략한다.
제2 게이트 패드 전극(272)은 제1 게이트 패드 전극(271) 상에 배치된다. 제2 게이트 패드 전극(272)은 패시베이션층(131) 및 보호층(133)을 관통하는 컨택홀에 의해 노출된 제1 게이트 패드 전극(271)과 컨택하도록 보호층(133) 상에 배치된다.
제2 게이트 패드 전극(272)은 화소 전극인 제1 전극(141)과 동일한 공정으로 형성될 수 있다. 이에 제2 게이트 패드 전극(272)은 제1 전극(141)과 동일한 재질로 형성된다.
도 4에서는 차광층 패드부인 제1 패드부(PAD1) 및 게이트 패드부인 제2 패드부(PAD2)만을 도시하였으나, 데이터 패드부, 터치 패드부 등을 더 포함할 수 있고, 이러한 패드부를 구성하는 패드 전극들은 상술한 제1 저반사 물질, 제2 저반사 물질 또는 제3 저반사 물질로 이루어지는 층을 포함할 수 있다.
본 발명의 다른 실시예에 따른 표시 장치(200)는 게이트 전극(221), 소스 전극(223), 드레인 전극(224), 차광층 패드 연결 전극(283) 및 제1 게이트 패드 전극(271) 각각이 상술한 제2 저반사 물질 및 제3 저반사 물질 중 적어도 하나를 포함하는 제1 서브 도전층(G-sub1, S-sub1, D-sub1, CE-sub1, GP-sub1)을 포함한다. 또한, 차광층(LS) 및 제1 차광층 패드 전극(281) 각각은 상술한 제1 저반사 물질, 제2 저반사 물질 및 제3 저반사 물질 중 적어도 하나를 포함하는 제1 서브 도전층(LS-sub1, LP-sub1)을 포함한다. 이에 따라 반사율이 높은 금속층들로 인한 반사율을 최소화하여 반사 시감이 크게 개선될 수 있다.
이하에서는 도 5를 참조하여 본 발명의 또 다른 실시예에 따른 표시 장치를 설명한다. 도 5는 본 발명의 또 다른 실시예에 따른 표시 장치의 액정 표시 패널을 설명하기 위한 개략적인 단면도이다. 도 5에 도시된 표시장치(300)의 액정 표시 패널은 소스 전극, 드레인 전극, 제1 데이터 패드 전극 및 게이트 패드 연결 전극 각각이 제3 서브 도전층을 더 포함하는 것을 제외하고는 도 3에 도시된 표시장치(100)의 액정 표시 패널(PNL)과 실질적으로 동일하다. 이에 따라 중복 설명은 생략한다.
제2 도전층인 소스 전극(323)은 제2 서브 도전층(S-sub2) 상에 배치되는 제3 서브 도전층(S-sub3)을 더 포함한다.
예를 들어, 제3 서브 도전층(S-sub3)은 상술한 제2 저반사 물질 및 제3 저반사 물질 중 선택되는 1종 이상으로 형성될 수 있다. 제2 저반사 물질 및 제3 저반사 물질에 대해서는 앞서 설명하였는 바, 이에 대한 중복 설명은 생략한다.
소스 전극(323)의 제3 서브 도전층(S-sub3)이 상술한 제2 저반사 물질 또는 제3 저반사 물질로 형성되는 경우, 반사율이 보다 저감되어 표시 장치의 반사 시감이 극대화될 수 있다.
다른 예로 제3 서브 도전층(S-sub3)은 Al, Cu, Mo, Ti 및 Ag로 이루어지는 군으로부터 선택되는 1종의 금속 또는 1종 이상의 합금으로 이루어질 수 있고, 구체적으로 MoTi로 이루어질 수 있다. 제3 서브 도전층(S-sub3)이 이와 같은 금속 물질로 이루어지는 경우, 박막 트랜지스터(320)의 성능을 보다 높게 유지하면서도 반사율이 저감되는 효과가 있다.
제2 도전층인 드레인 전극(324)은 제2 서브 도전층(D-sub2) 상에 배치되는 제3 서브 도전층(D-sub3)을 더 포함한다. 드레인 전극(324)의 제3 서브 도전층(D-sub3)은 소스 전극(323)의 제3 서브 도전층(S-sub3)과 동일하므로 이에 대한 중복 설명은 생략한다.
앞서 도 3을 참조하여 설명한 바와 같이, 제1 데이터 패드 전극(361) 및 게이트 패드 연결 전극(373)은 공정의 편의 상 소스 전극(323) 및 드레인 전극(324)과 동일 공정 및 동일 물질로 형성될 수 있다.
이에 제1 데이터 패드 전극(361) 및 게이트 패드 연결 전극(373) 각각은 소스 전극(323) 및 드레인 전극(324)과 동일하게 제2 서브 도전층(DP-sub2, CE-sub2) 상에 배치되는 제3 서브 도전층(DP-sub3, CE-sub3)을 포함한다. 제1 데이터 패드 전극(361)의 제3 서브 도전층(DP-sub3) 및 게이트 패드 연결 전극(373)의 제3 서브 도전층(CE-sub3)은 소스 전극(323)의 제3 서브 도전층(S-sub3)과 동일하므로 이에 대한 중복 설명은 생략한다.
본 발명의 또 다른 실시예에 따른 표시 장치(300)는 저반사 물질 또는 Al, Cu, Mo, Ti 및 Ag로 이루어지는 군으로부터 선택되는 1종 이상의 금속 물질로 이루어지는 제3 서브 도전층(S-sub3, D-sub3, DP-sub3, CE-sub3)을 더 포함함으로서 박막 트랜지스터의 특성을 높게 유지하면서도 반사율을 저감하여 표시 장치의 표시 품질을 개선시키는 효과가 있다.
이하에서는 실시예 및 비교예를 통하여 본 발명의 효과를 보다 구체적으로 설명한다. 그러나, 이하의 실시예는 본 발명의 예시를 위한 것이며, 하기 실시예에 의해 본 발명의 범위가 한정되는 것은 아니다.
[실험예 1]
BCE 구조의 박막 트랜지스터에서 게이트 전극이 저반사 물질로 이루어지는 제1 서브 도전층과 Cu로 이루어지는 제2 서브 도전층이 적층된 구조일 때, 제1 서브 도전층의 굴절률(n), 흡광 계수(k) 및 두께에 따른 반사율을 시뮬레이션하였다. 이에 따른 결과는 하기 표 1 및 도 6 내지 도 8에 나타내었다. 도 6은 제1 서브 도전층의 굴절률이 2.7이고, 흡광 계수가 0.8일 때, 두께에 따른 반사율 변화를 보여주는 그래프이다. 도 7은 제1 서브 도전층의 굴절률이 2.7이고, 두께가 400Å일 때, 흡광 계수에 따른 반사율 변화를 보여주는 그래프이다. 도 8은 제1 서브 도전층의 흡광 계수가 0.8일 때, 굴절률 및 두께에 따른 반사율 변화를 보여주는 그래프이다.
n k 두께(Å)
0.2 0.4 0.6 0.8 1.0 1.2 1.4
2.3 27.6 12.0 5.9 4.5 5.6 8.1 10.5 500
2.5 29.4 13.3 6.8 5.1 6.0 8.3 10.6 500
2.7 29.7 14.5 7.8 5.7 6.2 8.1 10.7 400
2.9 32.6 16.8 9.8 7.3 7.4 9.0 11.5 400
3.1 36.9 21.0 13.4 10.3 10.0 11.1 13.1 400
먼저, 표 1과 도 6을 함께 참조하면, 게이트 전극의 제1 서브 도전층의 두께가 얇을수록 장파장 대의 반사율이 증가하고, 두께가 두꺼울수록 단파장 대의 반사율이 증가하는 것을 확인할 수 있다. 그리고, 제1 서브 도전층의 두께가 400Å일 때, 넓은 파장 범위에서 반사율이 낮은 것을 확인할 수 있다. 다음으로, 표 1과 도 7을 함께 참조하면, 게이트 전극의 제1 서브 도전층의 흡광계수가 0.6 미만이거나, 1.2 초과인 경우 반사율이 높은 것을 확인할 수 있다. 제1 서브 도전층의 흡광계수가 0.6 내지 1.0, 바람직하게는 0.8 내지 1.0인 범위 내에서 반사율이 보다 낮은 것을 확인할 수 있다.
또한, 표 1과 도 8을 함께 참조하면, 게이트 전극의 제1 서브 도전층의 굴절률이 2.3 내지 2.7인 경우에 넓은 파장 범위 내에서 반사율이 낮은 것을 확인할 수 있다. 굴절률이 2.9를 초과하는 경우에는 단파장 대의 반사율이 증가하는 것을 확인할 수 있다.
[실험예 2]
BCE 구조의 박막 트랜지스터에서 소스 전극 및 드레인 전극이 저반사 물질로 이루어지는 제1 서브 도전층과 Cu로 이루어지는 제2 서브 도전층이 적층된 구조일 때, 제1 서브 도전층의 굴절률(n), 흡광 계수(k) 및 두께에 따른 반사율을 시뮬레이션하였다. 이에 따른 결과는 하기 표 2 및 도 9 내지 도 10에 나타내었다. 도 9는 제1 서브 도전층의 굴절률이 2.3이고, 흡광 계수가 0.6일 때, 두께에 따른 반사율 변화를 보여주는 그래프이다. 도 10은 제1 서브 도전층의 굴절률이 2.7이고, 두께가 400Å일 때, 흡광 계수에 따른 반사율 변화를 보여주는 그래프이다.
n k 두께(Å)
0.4 0.6 0.8 1.0 1.2 1.4
2.3 14.6 9.4 8.8 10.4 13.3 16.7 500
2.5 16.8 11.5 10.3 11.4 13.7 16.8 400
2.7 17.8 12.2 10.8 11.8 14.1 17.0 400
2.9 20.7 14.5 12.7 13.1 14.8 17.2 300
3.1 - 14.8 13.0 13.3 14.9 17.3 300
먼저, 표 2를 참조하면, 제1 서브 도전층의 굴절률이 2.3 내지 2.7일 때, 굴절률이 낮은 것을 확인할 수 있다. 또한, 표 2 및 도 9를 참조하면, 소스 전극 및 드레인 전극의 제1 서브 도전층의 두께가 얇을수록 장파장 대의 반사율이 증가하고, 두께가 두꺼울수록 단파장 대의 반사율이 증가하는 것을 확인할 수 있다. 그리고, 제1 서브 도전층의 두께가 400Å일 때, 넓은 파장 범위에서 반사율이 낮은 것을 확인할 수 있다.
또한, 표 2와 도 10을 함께 참조하면, 소스 전극 및 드레인 전극의 제1 서브 도전층의 흡광계수가 0.6 미만이거나, 1.2 초과인 경우 반사율이 높고, 1.2 초과인 경우, 전체 파장 범위에서 반사율이 높은 것을 확인할 수 있다. 제1 서브 도전층의 흡광계수가 0.8 내지 1.0인 범위 내에서 반사율이 보다 낮은 것을 확인할 수 있다.
[실험예 3]
실험예 1 및 실험예 2에서 살펴본 바와 같이, 게이트 전극, 소스 전극 및 드레인 전극의 반사율은 저반사 물질로 이루어지는 제1 서브 도전층의 굴절률 및 흡광 계수에 따라 달라지는 것을 확인할 수 있다. 제1 서브 도전층의 굴절률 및 흡광 계수는 저반사 물질의 조성에 따라 조절될 수 있다. 이에 기판 상에 저반사 물질의 조성을 달리하여 도전층을 형성한 뒤, 굴절률(n), 흡광계수(k) 및 단위막의 반사율을 측정하였다. 구체적으로 기판 상에 Mo, MoOx(MoO2 + MoO3), Nb2O5 및 ZnO의 조합으로 이루어지는 제1 저반사 물질로 형성되는 제1 서브 도전층과 Cu로 이루어지는 제2 서브 도전층(4000Å)을 적층하여 게이트 전극을 제조하였다. 이때, Mo의 비율과 제1 서브 도전층의 두께는 하기 표 3에 기재된 바와 같다. 이와 같이 제조된 게이트 전극에 대해 CM2600d(코니카 미놀타 社)를 이용하여 기판면을 향하여 반사율을 측정하였다. 이에 따른 결과는 하기 표 3에 나타내었다.
구분 Mo 함량(n, k) 두께 (Å) L*(D65) a*(D65) b*(D65) Y*(D65)
3A1 7 중량%
(n: 2.7, k:0.9)		 300 28.61 11.05 -2.62 5.69
3A2 320 30.78 -3.87 -12.05 6.56
3A3 360 32.67 -5.58 -12.02 7.39
3B1 15 중량%
(n: 2.8, k:1.2)		 274 31.23 -2.6 -10.62 6.75
3B2 303 33.44 -6.39 -11.87 7.74
3B3 329 38.61 -7.79 -10.55 10.44
3C1 23 중량%
(n: 2.9, k:1.4)		 300 35.02 -6.65 -11.21 8.51
3C2 350 41.04 -7.49 -9.58 11.89
3C3 400 45.61 -6.42 -7.21 14.98
3D1 30 중량%
(n: 3.0, k:1.5)		 300 38.05 -6.25 -9.94 10.12
3D2 350 42.45 -7.2 -9.04 12.79
3D3 400 47.3 -6.3 -6.81 16.25
상기 표 3을 참조하면, Mo의 함량에 따라 단위막의 굴절률 및 흡광계수가 상이한 것을 확인할 수 있고, Mo의 함량이 7중량%에서 30중량%로 증가할수록 굴절률과 흡광계수는 증가하는 경향을 나타낸다. 또한, Mo의 함량이 7중량%에서 30중량%로 증가할수록 즉, 굴절률과 흡광계수가 증가할수록 L값과 Y값이 증가하는 것을 확인할 수 있다. L값과 Y값이 증가하는 것을 반사율이 증가하는 것을 의미한다. 한편, Mo의 함량이 7중량%인 경우에 L값과 Y값이 가장 낮은 것을 확인할 수 있으며, 이로부터 굴절률이 2.7이고, 흡광계수가 0.9인 경우 반사율이 가장 낮은 것을 확인할 수 있다.
[실험예 4]
제1 저반사 물질로 형성되는 제1 서브 도전층의 두께에 따른 반사율을 알아보기 위해 제1 저반사 물질로 형성되는 제1 서브 도전층의 두께를 달리하여 도전층을 형성하였다. 구체적으로 도전층은 기판 상에 Mo, MoOx(MoO2 + MoO3), Nb2O5 및 ZnO의 조합으로 이루어지는 제1 저반사 물질로 형성되는 제1 서브 도전층과 Cu로 이루어지는 제2 서브 도전층(4000Å)을 적층하여 형성하였다. 이때, Mo 함량은 7중량%이고, 제1 서브 도전층의 굴절률은 2.7이고, 흡광계수는 0.9이다. 제1 서브 도전층을 적층할 때, 두께를 274Å 내지 475Å인 범위 내에서 다양하게 형성하였고, 각 시편의 반사율(550nm)을 측정하였다. 이에 따른 결과는 하기 표 4에 나타내었다.
구분 두께(Å) L*(D65) a*(D65) b*(D65) Y*(D65) 반사율(%)
4A1 274 34.9 20.4 13.6 8.4 6.0
4A2 302 30.2 15.6 4.3 6.3 4.8
4A3 329 28.0 10.1 -3.2 5.5 4.6
4A4 354 27.9 5.0 -7.6 5.4 5.0
4A5 370 28.3 2.8 -9.1 5.6 5.4
4A6 396 29.8 -0.6 -10.9 3.2 6.2
4A7 419 30.9 -2.0 -11.2 6.6 6.8
4A8 475 38.4 -5.1 -9.8 10.3 10.8
상기 표 4를 참조하면, 본 발명의 제1 저반사 물질로 이루어지는 제1 서브 도전층을 포함하는 경우, 단위막의 반사율은 10.8% 이하로 상당히 낮은 것을 확인할 수 있다. 특히, 제1 서브 도전층의 두께가 370Å, 396Å 및 419Å인 경우에는 반사율이 5% 내지 7%로 낮으면서도 자연색 구현이 가능하여 표시장치의 표시 품질 개선에 더욱 효과적임을 확인할 수 있다.
[실험예 5]
실시예 5-1
기판 상에 Mo, MoOx(MoO2 + MoO3), Nb2O5 및 ZnO의 조합으로 이루어지는 제1 저반사 물질로 형성되는 제1 서브 도전층과 Cu로 이루어지는 제2 서브 도전층(4000Å)을 적층하여 게이트 전극을 형성하였다. 이때, Mo 함량은 7중량%이고, 제1 서브 도전층의 굴절률은 2.7이고, 흡광계수는 0.9이며, 두께는 370Å였다.
실시예 5-2
제1 서브 도전층의 두께를 396Å로 달리한 것을 제외하고는 실시예 5-1과 동일하게 게이트 전극을 형성하였다.
실시예 5-3
제1 서브 도전층의 두께를 419Å로 달리한 것을 제외하고는 실시예 5-1과 동일하게 게이트 전극을 형성하였다.
비교예 5-1
실시예 5-1에서 제1 서브 도전층으로 제1 저반사 물질 대신 MoTi를 사용한 것을 제외하고는 상기 실시예 5-1과 동일하게 게이트 전극을 형성하였다.
상기 비교예 5-1 및 실시예 5-1 내지 5-3에 따른 게이트 전극의 반사율(380nm 내지 740nm)을 측정하여 하기 표 5에 나타내었다.
비교예 5-1 실시예 5-1 실시예 5-2 실시예 5-3
L*(D65) 35.2 5.6 6.2 6.8
a*(D65) 65.9 28.3 29.8 31.4
b*(D65) 7.3 2.8 -0.6 -2.3
Y*(D65) 4.3 -9.1 -10.9 -11.3
반사율 39.5% 8.6% 8.4% 8.6%
상기 표 5를 참조하면, 게이트 전극의 제1 서브 도전층을 제1 저반사 물질로 형성한 실시예 5-1 내지 5-3의 반사율은 대략 8%이며, 이는 MoTi로 형성한 비교예 5-1의 반사율의 20% 수준으로 상당히 낮은 것을 확인할 수 있다.
[실험예 6]
실시예 6-1
기판 상에 Mo(또는 MoO2), In2O3 및 SnO2의 조합으로 이루어지는 제2 저반사 물질(또는 제3 저반사 물질)로 형성되는 제1 서브 도전층(302Å)과 Cu로 이루어지는 제2 서브 도전층(4000Å)을 적층하여 소스 및 드레인 전극을 형성하였다.
실시예 6-2
제1 서브 도전층의 두께를 354Å로 달리한 것을 제외하고는 실시예 6-1과 동일하게 소스 및 드레인 전극을 형성하였다.
실시예 6-3
제1 서브 도전층의 두께를 396Å로 달리한 것을 제외하고는 실시예 6-1과 동일하게 소스 및 드레인 전극을 형성하였다.
비교예 6-1
실시예 6-1에서 제1 서브 도전층으로 제1 저반사 물질 대신 MoTi를 사용한 것을 제외하고는 상기 실시예 6-1과 동일하게 소스 및 드레인 전극을 형성하였다.
상기 비교예 6-1 및 실시예 6-1 내지 6-3에 따른 단위막의 반사율(380nm 내지 740nm)을 측정하여 하기 표 6에 나타내었다.
비교예 6-1 실시예 6-1 실시예 6-2 실시예 6-3
L*(D65) 72.5 36.1 36.3 40.1
a*(D65) 0.5 5.0 -14.1 -23.9
b*(D65) 19.3 11.4 2.9 2.0
Y*(D65) 44.4 9.1 9.2 11.3
반사율 43.4% 13.0% 10.3% 10.0%
상기 표 6을 참조하면, 소스 및 드레인 전극의 제1 서브 도전층을 제1 저반사 물질로 형성한 실시예 6-1 내지 6-3의 반사율은 각각 13%, 10.3%, 10%이며, 이는 MoTi로 형성한 비교예 6-1의 반사율의 25% 수준으로 상당히 낮은 것을 확인할 수 있다. 또한, 제1 서브 도전층의 두께가 396Å인 실시예 6-3의 경우, 색감이 우수하면서도 380nm 내지 740nm 파장 대에서 반사율이 가장 낮은 것을 확인할 수 있다.
[실험예 7]
Co-planar 구조의 박막 트랜지스터에서 게이트 전극이 저반사 물질로 이루어지는 제1 서브 도전층과 Cu로 이루어지는 제2 서브 도전층이 적층된 구조일 때, 제1 서브 도전층의 굴절률(n), 흡광 계수(k) 및 두께에 따른 반사율을 시뮬레이션하였다. 이에 따른 결과는 하기 표 7 및 도 11 내지 도 13에 나타내었다. 도 11은 제1 서브 도전층의 굴절률이 2.1이고, 흡광 계수가 0.8일 때, 두께에 따른 반사율 변화를 보여주는 그래프이다. 도 12는 제1 서브 도전층의 굴절률이 2.1이고, 두께가 600Å일 때, 흡광 계수에 따른 반사율 변화를 보여주는 그래프이다. 도 13은 제1 서브 도전층의 흡광 계수가 0.8일 때, 굴절률 및 두께에 따른 반사율 변화를 보여주는 그래프이다.
n k 두께(Å)
0.2 0.4 0.6 0.8 1.0 1.2 1.4
2.1 28.6 13.2 7.4 6.2 7.5 10 13.2 600
2.3 29.8 14.6 8.4 6.8 7.5 9.6 12.5 500
2.5 31.4 15.8 9.2 7.3 7.9 9.8 12.5 500
2.7 31.5 16.7 10.1 7.8 7.9 9.5 11.8 400
2.9 34.2 18.9 11.8 9.2 9.1 10.4 12.5 400
먼저, 표 7과 도 11을 함께 참조하면, 게이트 전극의 제1 서브 도전층의 두께가 얇을수록 장파장 대의 반사율이 증가하고, 두께가 두꺼울수록 단파장 대의 반사율이 증가하는 것을 확인할 수 있다. 그리고, 제1 서브 도전층의 두께가 500Å 내지 600Å일 때, 넓은 파장 범위에서 반사율이 낮은 것을 확인할 수 있다. 다음으로, 표 7과 도 12를 함께 참조하면, 게이트 전극의 제1 서브 도전층의 흡광계수가 0.6 미만이거나, 1.2 초과인 경우 반사율이 높은 것을 확인할 수 있다. 제1 서브 도전층의 흡광계수가 0.6 내지 1.2, 바람직하게는 0.8 내지 1.0인 범위 내에서 반사율이 보다 낮은 것을 확인할 수 있다.
또한, 표 7과 도 13을 함께 참조하면, 게이트 전극의 제1 서브 도전층의 굴절률이 2.1 내지 2.3인 경우에 넓은 파장 범위 내에서 반사율이 낮은 것을 확인할 수 있다. 굴절률이 2.9를 초과하는 경우에는 단파장 대의 반사율이 증가하는 것을 확인할 수 있다.
[실험예 8]
실시예 8-1
Mo, MoOx(MoO2 + MoO3), Nb2O5 및 ZnO의 조합으로 이루어지는 제1 저반사 물질(MoNbOx)과 Mo(또는 MoO2), In2O3 및 SnO2의 조합으로 이루어지는 제2 저반사 물질(또는 제3 저반사 물질)(ITMO)을 이용하여 도 3에 도시된 구조와 같은 표시 패널을 제작하였다.
구체적으로 도 3에 도시된 구조에서 게이트 전극이 제1 저반사 물질로 형성되는 제1 서브 도전층(400Å)과 Cu로 이루어지는 제2 서브 도전층(4000Å)을 포함하고, 소스 전극 및 드레인 전극 각각이 제2 저반사 물질(또는 제3 저반사 물질)로 형성되는 제1 서브 도전층(350Å)과 Cu로 이루어지는 제2 서브 도전층(4000Å)을 포함하는 박막 트랜지스터 및 이를 포함하는 표시 패널을 제작하였다.
비교예 8-1
실시예 8-1에서, 게이트 전극을 형성할 때, 제1 저반사 물질 대신에 MoTi를 사용하여 두께 100Å의 제1 서브 도전층을 형성하고, 소스 및 드레인 전극을 형성할 때, 제2 저반사 물질(또는 제3 저반사 물질) 대신 MoTi를 사용하여 두께 100Å의 제1 서브 도전층을 형성한 것을 제외하고는 상기 실시예 8-1과 동일하게 박막 트랜지스터 및 이를 포함하는 표시 패널을 제작하였다.
비교예 8-2
실시예 8-1에서, 소스 및 드레인 전극을 형성할 때, 제2 저반사 물질(또는 제3 저반사 물질) 대신 MoTi를 사용하여 두께 100Å의 제1 서브 도전층을 형성한 것을 제외하고는 상기 실시예 8-1과 동일하게 박막 트랜지스터 및 이를 포함하는 표시 패널을 제작하였다.
상기 실시예 8-1, 비교예 8-1 및 비교예 8-2 각각에 따라 제조된 단위막 및 표시패널의 반사율(360nm 내지 740nm)을 측정하였으며, 이에 따른 결과를 하기 표 8 및 도 14에 나타내었다. 도 14는 실시예 8-1, 비교예 8-1 및 비교예 8-2 각각에 따른 표시 패널의 파장 별 반사율을 보여주는 그래프이다.
실시예 8-1 비교예 8-1 비교예 8-2
도전층 구성 Gate S/D Gate S/D Gate S/D
MoNbOx/Cu ITMO/Cu MoTi/Cu MoTi/Cu MoNbOx/Cu MoTi/Cu
단위막 반사율 Y*(D65) 6.2 9.2 35.2 44.4 6.2 44.4
L*(D65) 29.8 36.3 65.9 72.5 29.8 72.5
a*(D65) -0.6 -14.1 7.3 0.5 -0.6 0.5
b*(D65) -10.9 2.9 4.3 19.3 -10.9 19.3
표시패널 반사율 Y*(D65) 8.8 ± 0.16 18.8 ± 0.16 14.6 ± 0.19
L*(D65) 35.6 ± 0.30 50.4 ± 0.19 45.0 ± 0.26
a*(D65) 2.0 ± 1.62 1.7 ± 0.67 1.0 ± 0.64
b*(D65) -3.7 ± 0.52 3.2 ± 0.38 2.6 ± 0.42
먼저, 표 8을 참조하면, 게이트 전극, 소스 전극 및 드레인 전극 각각이 저반사 물질을 포함하는 제1 서브 도전층을 포함하는 경우, 단위막의 Y값이 6.2, 9.2로 비교예 8-1 및 비교예 8-2 대비 상당히 낮은 것을 확인할 수 있다. 또한, 도 14를 함께 참조하면, 게이트 전극, 소스 전극 및 드레인 전극 중 어느 것도 저반사 물질로 이루어지는 제1 서브 도전층을 포함하지 않는 비교예 8-1의 경우, 360nm 내지 740nm 파장대에서 반사율이 표시 패널의 반사율이 가장 높은 것을 확인할 수 있다. 게이트 전극이 제1 저반사 물질로 이루어지는 제1 서브 도전층을 포함하는 비교예 8-2의 경우, 게이트 전극의 자체의 반사율은 비교예 8-1 대비 낮고, 표시 패널의 반사율 또한 개선되나 실시예 8-1 대비 그 효과가 미비한 것을 확인할 수 있다. 게이트 전극, 소스 전극 및 드레인 전극 모두가 저반사 물질로 이루어지는 제1 서브 도전층을 포함하는 실시예 8-1의 경우, 360nm 내지 740nm 파장대에서 비교예 8-1 및 8-2 대비 반사율이 상당히 낮고, 550nm 파장에서 반사율이 8.8%로 상당히 낮은 것을 확인할 수 있다. 또한, 종래 표시 패널은 도전층의 반사율이 높아 레디쉬(reddish)한 색감을 나타내는데, 실시예 8-1에 따른 표시 패널은 색좌표가 blueish 쪽으로 이동되어 반사 시감 및 색감이 개선되는 효과가 있다.
[실험예 9]
실시예 9-1
실시예 8-1에서 제작한 표시 패널에서 게이트 전극이 형성된 기판의 반대면에 편광판을 배치한 것을 제외하고는 상기 실시예 8-1과 동일하게 표시 패널을 제작하였다.
실시예 9-2
실시예 8-1에서 제작한 표시 패널에서 게이트 전극이 형성된 기판의 반대면에 저반사(Anti-Glare ＆ Low-Reflection, AGLR) 코팅층이 적용된 편광판을 배치한 것을 제외하고는 상기 실시예 8-1과 동일하게 표시 패널을 제작하였다.
실시예 9-3
실시예 8-1에서 제작한 표시 패널에서 게이트 전극이 형성된 기판의 반대면에 Specular free(SF)가 적용된 편광판을 배치한 것을 제외하고는 상기 실시예 8-1과 동일하게 표시 패널을 제작하였다.
실시예 9-1, 9-2, 9-3에 따른 표시 패널의 반사율을 측정하였으며, 이에 따른 결과를 하기 표 9에 나타내었다.
실시예 8-1 실시예 9-1 실시예 9-2 실시예 9-3
편광판 종류 - 편광판 AGLR/편광판 SF/편광판
Y*(D65) 8.8 ± 0.16 6.3±0.03 3.6±0.05 2.4±0.05
L*(D65) 35.6 ± 0.30 30.2±0.08 22.3±0.17 17.3±0.23
a*(D65) 2.0 ± 1.62 0.7±0.77 1.5±1.71 2.3±1.87
b*(D65) -3.7 ± 0.52 -1.1±0.31 -2.9±0.55 0.0±0.55
상기 표 9를 참조하면, 편광판을 더 포함하는 실시예 9-1, 9-2, 9-3의 표시 패널은 실시예 8-1의 표시 패널 대비 Y값이 보다 낮은 것을 확인할 수 있다. 특히, AGLR/편광판을 적용한 실시예 9-2와 SF/편광판을 적용한 실시예 9-3은 표시 패널의 반사율이 5% 미만으로 상당히 낮으면서도 색좌표 개선 효과가 상당히 뛰어난 것을 확인할 수 있다. 구체적으로 기재하지는 않으나, 위 실험예들을 진행하기 위해 저반사 물질로 이루어지는 도전층을 형성하는 과정에서, 본 발명의 저반사 물질인 MoNbOx나 ITMO는 기존의 식각액(예. SL-CI03)을 사용하여 식각 할 시, 잔막없이 도전층이 형성되는 것을 확인하였다. 또한, MoNbOx나 ITMO와 Cu를 적층한 도전층의 CD bias(etch time는 -0.7㎛ 내지 -0.9㎛ 수준인 것을 확인하였다. 즉, 본 발명에 따른 저반사 물질을 사용하는 경우, 기존의 종래 MoTi/Cu 도전층 형성 공정에서 사용하는 식각액을 이용하여 공정상의 큰 변동없이 바로 적용이 가능하다.
본 발명의 다양한 실시예들에 따른 표시 장치는 다음과 같이 설명될 수 있다.
본 발명의 일 실시예에 따른 표시 장치는, 표시 장치는 기판 및 기판 상의 도전층을 포함하고, 도전층은 제1 서브 도전층 및 제1 서브 도전층 상에 배치되는 제2 서브 도전층을 포함하는 제1 도전층, 및 제1 도전층 상에 배치되고, 제1 서브 도전층 및 제1 서브 도전층 상에 배치되는 제2 서브 도전층을 포함하는 제2 도전층을 포함하며, 제1 도전층의 제1 서브 도전층은 제1 금속, 제1 금속 산화물, 제2 금속 산화물 및 제3 금속 산화물을 포함하여 이루어지는 제1 저반사 물질; 제2 금속 및 서로 상이한 2종 이상의 전도성 산화물을 포함하여 이루어지는 제2 저반사 물질; 및 제4 금속 산화물 및 서로 상이한 2종 이상의 전도성 산화물을 포함하여 이루어지는 제3 저반사 물질 중에서 선택되는 하나 이상을 포함하고, 제2 도전층의 제1 서브 도전층은 제2 저반사 물질 및 제3 저반사 물질 중에서 선택되는 하나 이상을 포함한다.
본 발명의 다른 특징에 따르면, 제1 금속은 몰리브덴(Mo), 니켈(Ni), 구리(Cu) 및 텅스텐(W) 중에서 선택된 1종 이상일 수 있고, 제1 금속 산화물은 MoO2, MoO3, NiO, CuO 및 Cu2O 중에서 선택되는 1종 이상일 수 있고, 제2 금속 산화물은 Nb2O5, WO3, TiO2, ZrO2 및 HfO2 중에서 선택되는 1종 이상일 수 있으며, 제3 금속 산화물은 ZnO일 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 저반사 물질은 제1 금속 및 제1 금속 산화물 총 70 중량% 내지 80중량%, 제2 금속 산화물 15중량% 내지 25 중량%, 및 제3 금속 산화물 0 초과 내지 5중량%를 포함하여 이루어질 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 금속 대 상기 제1 금속 산화물의 중량비는 3 내지 15 : 85 내지 97일 수 있다.
본 발명의 또 다른 특징에 따르면, 제2 금속은 몰리브덴(Mo) 및 텅스텐(W) 중에서 선택된 1종 이상일 수 있고, 전도성 산화물은 In2O3, SnO2 및 ZnO 중에서 선택된 2종 이상일 수 있다.
본 발명의 또 다른 특징에 따르면, 제2 저반사 물질은 제2 금속 20중량% 내지 40중량% 및 전도성 산화물 60중량% 내지 80중량%를 포함하여 이루어질 수 있다.
본 발명의 또 다른 특징에 따르면, 제4 금속 산화물은 MoO3, MoO2 및 WO3 중에서 선택되는 1종 이상일 수 있고, 전도성 산화물은 In2O3, SnO2 및 ZnO 중에서 선택된 2종 이상일 수 있다.
본 발명의 또 다른 특징에 따르면, 제3 저반사 물질은 제4 금속 산화물 50중량% 내지 70중량% 및 전도성 산화물 30중량% 내지 50중량%를 포함하여 이루어질 수 있다.
본 발명의 또 다른 특징에 따르면, 제2 저반사 물질 및 제3 저반사 물질 각각은 도펀트를 더 포함하여 이루어질 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 도전층의 제1 서브 도전층 및 제2 도전층의 제1 서브 도전층 각각의 굴절률(n)은 2.1 내지 2.9일 수 있고, 흡광 계수(k)는 0.6 내지 1.2일 수 있고, 두께는 300Å 내지 700Å일 수 있다.
본 발명의 또 다른 특징에 따르면, 제2 도전층의 제1 서브 도전층의 저항은 제1 도전층의 제1 서브 도전층의 저항 보다 작을 수 있다.
본 발명의 또 다른 특징에 따르면, 표시 장치는 기판 상에 배치되는 게이트 전극, 게이트 절연층을 사이에 두고 게이트 전극 상에 배치되는 액티브층 및 액티브층과 컨택하는 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터를 포함할 수 있고, 제1 도전층은 박막 트랜지스터의 게이트 전극일 수 있고, 제2 도전층은 박막 트랜지스터의 소스 전극 및 드레인 전극 중 적어도 하나일 수 있다.
본 발명의 또 다른 특징에 따르면, 제2 도전층은 제2 서브 도전층 상에 배치되는 제3 서브 도전층을 더 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 제3 서브 도전층은 제2 저반사 물질, 제3 저반사 물질, 또는 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti) 및 은(Ag)으로 이루어지는 군으로부터 선택되는 1종 이상의 금속 물질로 이루어질 수 있다.
본 발명의 또 다른 특징에 따르면, 기판 상에 배치되는 제1 패드부 및 제2 패드부를 더 포함할 수 있고, 표시 장치는 표시 영역 및 상기 표시 영역을 둘러싸는 비표시 영역을 포함할 수 있으며, 박막 트랜지스터는 표시 영역에 대응하는 기판 상에 배치될 수 있고, 제1 패드부 및 제2 패드부는 비표시 영역에 배치될 수 있으며, 제1 패드부 및 제2 패드부 각각은 제1 패드 전극 및 제2 패드 전극을 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 도전층은 제2 패드부의 제1 패드 전극일 수 있고, 제2 도전층은 제1 패드부의 제1 패드 전극일 수 있다.
본 발명의 또 다른 특징에 따르면, 제2 패드부는 제2 패드부의 제1 패드 전극과 제2 패드 전극 사이에 배치되는 패드 연결 전극을 더 포함할 수 있고, 제2 도전층은 패드 연결 전극일 수 있다.
본 발명의 또 다른 특징에 따르면, 표시 장치는 기판 상에 배치되는 액티브층, 게이트 절연층을 사이에 두고 상기 액티브층 상에 배치되는 게이트 전극 및 액티브층과 컨택하는 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터를 포함할 수 있고, 제2 도전층은 박막 트랜지스터의 게이트 전극, 소스 전극 및 드레인 전극 중 적어도 하나일 수 있다.
본 발명의 또 다른 특징에 따르면, 표시 장치는 기판 상에 배치되는 차광층을 더 포함할 수 있고, 제1 도전층은 차광층일 수 있다.
본 발명의 또 다른 특징에 따르면, 기판 상에 배치되는 제1 패드부 및 제2 패드부를 더 포함할 수 있고, 표시 장치는 표시 영역 및 상기 표시 영역을 둘러싸는 비표시 영역을 포함할 수 있으며, 박막 트랜지스터는 표시 영역에 대응하는 상기 기판 상에 배치될 수 있고, 제1 패드부 및 제2 패드부는 비표시 영역에 배치될 수 있으며, 제1 패드부 및 제2 패드부 각각은 제1 패드 전극 및 제2 패드 전극을 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 도전층은 제1 패드부의 제1 패드 전극일 수 있고, 제2 도전층은 제2 패드부의 제1 패드 전극일 수 있다.
본 발명의 또 다른 특징에 따르면, 제1 패드부는 제1 패드부의 제1 패드 전극 및 제2 패드 전극 사이에 배치되는 패드 연결 전극을 더 포함할 수 있고, 제1 도전층은 패드 연결 전극일 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 제한하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 제한되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 제한적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
100, 200, 300: 표시 장치
110: 제1 기판
150: 제2 기판
120, 220, 320: 박막 트랜지스터
121, 221: 게이트 전극
G-sub1: 게이트 전극의 제1 서브 도전층
G-sub2: 게이트 전극의 제2 서브 도전층
123, 223, 323: 소스 전극
S-sub1: 소스 전극의 제1 서브 도전층
S-sub2: 소스 전극의 제2 서브 도전층
S-sub3: 소스 전극의 제3 서브 도전층
124, 224, 324: 드레인 전극
D-sub1: 드레인 전극의 제1 서브 도전층
D-sub2: 드레인 전극의 제2 서브 도전층
D-sub3: 드레인 전극의 제3 서브 도전층
PAD1: 제1 패드부
PAD2: 제2 패드부
161, 361: 제1 데이터 패드 전극
162: 제2 데이터 패드 전극
DP-sub1: 제1 데이터 패드 전극의 제1 서브 도전층
DP-sub2: 제1 데이터 패드 전극의 제2 서브 도전층
DP-sub3: 제1 데이터 패드 전극의 제3 서브 도전층
171, 271: 제1 게이트 패드 전극
172, 272: 제2 게이트 패드 전극
173, 373: 게이트 패드 연결 전극
GP-sub1: 제1 게이트 패드 전극의 제1 서브 도전층
GP-sub2: 제1 게이트 패드 전극의 제2 서브 도전층
CE-sub1: 게이트 패드 연결 전극 및 차광층 패드 연결 전극의 제1 서브 도전층
CE-sub2: 게이트 패드 연결 전극 및 차광층 패드 연결 전극의 제1 서브 도전층
CE-sub3: 게이트 패드 연결 전극의 제1 서브 도전층
LS: 차광층
LS-sub1: 차광층의 제1 서브 도전층
LS-sub2: 차광층의 제2 서브 도전층
281: 제1 차광층 패드 전극
282: 제2 차광층 패드 전극
283: 차광층 패드 연결 전극
LP-sub1: 제1 차광층 패드 전극의 제1 서브 도전층
LP-sub2: 제1 차광층 패드 전극의 제2 서브 도전층

Claims (22)

  1. 기판; 및
    상기 기판 상의 도전층을 포함하고,
    상기 도전층은,
    제1 서브 도전층 및 상기 제1 서브 도전층 상에 배치되는 제2 서브 도전층을 포함하는 제1 도전층; 및
    상기 제1 도전층 상에 배치되고, 제1 서브 도전층 및 상기 제1 서브 도전층 상에 배치되는 제2 서브 도전층을 포함하는 제2 도전층을 포함하며,
    상기 제1 도전층의 제1 서브 도전층은,
    제1 금속, 제1 금속 산화물, 제2 금속 산화물 및 제3 금속 산화물을 포함하여 이루어지는 제1 저반사 물질;
    제2 금속 및 서로 상이한 2종 이상의 전도성 산화물을 포함하여 이루어지는 제2 저반사 물질; 및
    제4 금속 산화물 및 서로 상이한 2종 이상의 전도성 산화물을 포함하여 이루어지는 제3 저반사 물질 중에서 선택되는 하나 이상을 포함하고,
    상기 제2 도전층의 제1 서브 도전층은,
    상기 제2 저반사 물질 및 상기 제3 저반사 물질 중에서 선택되는 하나 이상을 포함하는, 표시 장치.
  2. 제1항에 있어서,
    상기 제1 금속은 몰리브덴(Mo), 니켈(Ni), 구리(Cu) 및 텅스텐(W) 중에서 선택된 1종 이상이고,
    상기 제1 금속 산화물은 MoO2, MoO3, NiO, CuO 및 Cu2O 중에서 선택되는 1종 이상이고,
    상기 제2 금속 산화물은 Nb2O5, WO3, TiO2, ZrO2 및 HfO2 중에서 선택되는 1종 이상이며,
    상기 제3 금속 산화물은 ZnO인, 표시 장치.
  3. 제2항에 있어서,
    상기 제1 저반사 물질은,
    상기 제1 금속 및 상기 제1 금속 산화물 총 70 중량% 내지 80중량%;
    상기 제2 금속 산화물 15중량% 내지 25 중량%; 및
    상기 제3 금속 산화물 0 초과 내지 5중량%를 포함하여 이루어지는, 표시 장치.
  4. 제3항에 있어서,
    상기 제1 금속 대 상기 제1 금속 산화물의 중량비는 3 내지 15 : 85 내지 97인, 표시 장치.
  5. 제1항에 있어서,
    상기 제2 금속은 몰리브덴(Mo) 및 텅스텐(W) 중에서 선택된 1종 이상이고,
    상기 전도성 산화물은 In2O3, SnO2 및 ZnO 중에서 선택된 2종 이상인, 표시 장치.
  6. 제5항에 있어서,
    상기 제2 저반사 물질은 상기 제2 금속 20중량% 내지 40중량% 및 상기 전도성 산화물 60중량% 내지 80중량%를 포함하여 이루어지는, 표시 장치.
  7. 제1항에 있어서,
    상기 제4 금속 산화물은 MoO3, MoO2 및 WO3 중에서 선택되는 1종 이상이고,
    상기 전도성 산화물은 In2O3, SnO2 및 ZnO 중에서 선택된 2종 이상인, 표시 장치.
  8. 제7항에 있어서,
    상기 제3 저반사 물질은,
    상기 제4 금속 산화물 50중량% 내지 70중량% 및 상기 전도성 산화물 30중량% 내지 50중량%를 포함하여 이루어지는, 표시 장치.
  9. 제1항에 있어서,
    상기 제2 저반사 물질 및 제3 저반사 물질 각각은 도펀트를 더 포함하여 이루어지는, 표시 장치.
  10. 제1항에 있어서,
    상기 제1 도전층의 제1 서브 도전층 및 상기 제2 도전층의 제1 서브 도전층 각각의 굴절률(n)은 2.1 내지 2.9이고, 흡광 계수(k)는 0.6 내지 1.2이고, 두께는 300Å 내지 700Å인, 표시 장치.
  11. 제1항에 있어서,
    상기 제2 도전층의 제1 서브 도전층의 저항은 상기 제1 도전층의 제1 서브 도전층의 저항 보다 작은, 표시 장치.
  12. 제1항에 있어서,
    상기 기판 상에 배치되는 게이트 전극;
    게이트 절연층을 사이에 두고 상기 게이트 전극 상에 배치되는 액티브층; 및
    상기 액티브층과 컨택하는 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터를 더 포함하고,
    상기 제1 도전층은 상기 박막 트랜지스터의 상기 게이트 전극이고,
    상기 제2 도전층은 상기 박막 트랜지스터의 상기 소스 전극 및 상기 드레인 전극 중 적어도 하나인, 표시 장치.
  13. 제12항에 있어서,
    상기 제2 도전층은 상기 제2 서브 도전층 상에 배치되는 제3 서브 도전층을 더 포함하는, 표시 장치.
  14. 제13항에 있어서,
    상기 제3 서브 도전층은 상기 제2 저반사 물질, 상기 제3 저반사 물질, 또는 알루미늄(Al), 구리(Cu), 몰리브덴(Mo), 티타늄(Ti) 및 은(Ag)으로 이루어지는 군으로부터 선택되는 1종 이상의 금속 물질을 포함하여 이루어지는, 표시 장치.
  15. 제12항에 있어서,
    상기 기판 상에 배치되는 제1 패드부 및 제2 패드부를 더 포함하고,
    상기 표시 장치는 표시 영역 및 상기 표시 영역을 둘러싸는 비표시 영역을 포함하고,
    상기 박막 트랜지스터는 상기 표시 영역에 대응하는 상기 기판 상에 배치되고,
    상기 제1 패드부 및 상기 제2 패드부는 상기 비표시 영역에 배치되고,
    상기 제1 패드부 및 상기 제2 패드부 각각은 제1 패드 전극 및 제2 패드 전극을 포함하는, 표시 장치.
  16. 제15항에 있어서,
    상기 제1 도전층은 상기 제2 패드부의 제1 패드 전극이고,
    상기 제2 도전층은 상기 제1 패드부의 제1 패드 전극인, 표시 장치.
  17. 제15항에 있어서,
    상기 제2 패드부는 상기 제2 패드부의 제1 패드 전극과 제2 패드 전극 사이에 배치되는 패드 연결 전극을 더 포함하고,
    상기 제2 도전층은 상기 패드 연결 전극인, 표시 장치.
  18. 제1항에 있어서,
    상기 기판 상에 배치되는 액티브층;
    게이트 절연층을 사이에 두고 상기 액티브층 상에 배치되는 게이트 전극; 및
    상기 액티브층과 컨택하는 소스 전극 및 드레인 전극을 포함하는 박막 트랜지스터를 더 포함하고,
    상기 제2 도전층은 상기 박막 트랜지스터의 상기 게이트 전극, 상기 소스 전극 및 상기 드레인 전극 중 적어도 하나인, 표시 장치.
  19. 제18항에 있어서,
    상기 기판 상에 배치되는 차광층을 더 포함하고,
    상기 제1 도전층은 상기 차광층인, 표시 장치.
  20. 제19항에 있어서,
    상기 기판 상에 배치되는 제1 패드부 및 제2 패드부를 더 포함하고,
    상기 표시 장치는 표시 영역 및 상기 표시 영역을 둘러싸는 비표시 영역을 포함하고,
    상기 박막 트랜지스터는 상기 표시 영역에 대응하는 상기 기판 상에 배치되고,
    상기 제1 패드부 및 상기 제2 패드부는 상기 비표시 영역에 배치되고,
    상기 제1 패드부 및 상기 제2 패드부 각각은 제1 패드 전극 및 제2 패드 전극을 포함하는, 표시 장치.
  21. 제20항에 있어서,
    상기 제1 도전층은 상기 제1 패드부의 제1 패드 전극이고,
    상기 제2 도전층은 상기 제2 패드부의 제1 패드 전극인, 표시 장치.
  22. 제20항에 있어서,
    상기 제1 패드부는 상기 제1 패드부의 제1 패드 전극 및 제2 패드 전극 사이에 배치되는 패드 연결 전극을 더 포함하고,
    상기 제1 도전층은 상기 패드 연결 전극인, 표시 장치.
KR1020220131215A 2022-10-13 2022-10-13 표시 장치 KR20240051491A (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020220131215A KR20240051491A (ko) 2022-10-13 2022-10-13 표시 장치
US18/484,867 US20240128281A1 (en) 2022-10-13 2023-10-11 Display device
DE102023127794.4A DE102023127794A1 (de) 2022-10-13 2023-10-11 Anzeigevorrichtung
CN202311332102.9A CN117894804A (zh) 2022-10-13 2023-10-13 显示装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020220131215A KR20240051491A (ko) 2022-10-13 2022-10-13 표시 장치

Publications (1)

Publication Number Publication Date
KR20240051491A true KR20240051491A (ko) 2024-04-22

Family

ID=90469094

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020220131215A KR20240051491A (ko) 2022-10-13 2022-10-13 표시 장치

Country Status (4)

Country Link
US (1) US20240128281A1 (ko)
KR (1) KR20240051491A (ko)
CN (1) CN117894804A (ko)
DE (1) DE102023127794A1 (ko)

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110430433B (zh) 2014-01-03 2022-12-20 庆熙大学校产学协力团 导出子预测单元的时间点之间的运动信息的方法和装置

Also Published As

Publication number Publication date
CN117894804A (zh) 2024-04-16
US20240128281A1 (en) 2024-04-18
DE102023127794A1 (de) 2024-04-18

Similar Documents

Publication Publication Date Title
KR101529957B1 (ko) 액정 표시 장치
KR102234434B1 (ko) 표시패널 및 그 제조방법
CN107942571B (zh) 线栅偏光器以及使用此线栅偏光器的显示面板
JP7367160B2 (ja) 表示装置
KR20170046841A (ko) 액정 표시 장치
KR20140140181A (ko) 편광판 및 이를 포함하는 액정 표시 장치
JP5912668B2 (ja) 液晶ディスプレイ
US20120262435A1 (en) Liquid crystal display
KR20200049733A (ko) 평판 표시장치
JP2016191892A (ja) 液晶表示装置
KR20060114921A (ko) 액정 표시 장치
KR20150033822A (ko) 표시기판 및 이를 포함하는 표시패널
KR20160110671A (ko) 액정 표시장치
JP4363473B2 (ja) 半透過型液晶表示パネル及び電子機器
KR20070084851A (ko) 반투과형 액정 표시 장치 및 이를 위한 표시판
KR20060116580A (ko) 액정 표시 장치
KR20240051491A (ko) 표시 장치
KR20130007746A (ko) 화소 유닛 및 이를 포함하는 표시 패널
KR20230103603A (ko) 액정 표시 장치
KR20060116479A (ko) 액정 표시 장치
KR20160112047A (ko) 표시 장치 및 그 제조 방법
US20180151761A1 (en) Display device
KR101998231B1 (ko) 보더리스형 액정 표시장치 및 그 제조 방법
KR20240103959A (ko) 액정 표시 장치
US20240295787A1 (en) Active matrix substrate, method for manufacturing same, and liquid crystal display device