KR20240050446A - 반도체 발광 소자 및 디스플레이 장치 - Google Patents

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Abstract

반도체 발광 소자는 발광층과, 발광층 상에 패시베이션층과, 패시베이션층 상에 제1 접착층을 포함한다. 패시베이션층은 복수의 홈을 포함하고, 제1 접착층은 복수의 홈 각각에 배치될 수 있다. 복수의 홈에 제1 접착층이 배치되어, 고정성을 강화할 수 있다.
디스플레이 장치는 복수의 반도체 발광 소자를 포함한다. 반도체 발광 소자는 수평형 반도체 발광 소자, 플립칩형 반도체 발광 소자 또는 수직형 반도체 발광 소자가 포함될 수 있다.

Description

반도체 발광 소자 및 디스플레이 장치
실시예는 반도체 발광 소자 및 디스플레이 장치에 관한 것이다.
디스플레이 장치는 발광 다이오드(Light Emitting Diode)와 같은 자발광 소자를 화소의 광원으로 이용하여 고화질의 영상을 표시한다. 발광 다이오드는 열악한 환경 조건에서도 우수한 내구성을 나타내며, 장수명 및 고휘도가 가능하여 차세대 디스플레이 장치의 광원으로 각광받고 있다.
최근, 신뢰성이 높은 무기 결정 구조의 재료를 이용하여 초소형의 발광 다이오드를 제조하고, 이를 디스플레이 장치의 패널(이하, "디스플레이 패널"이라 함)에 배치하여 차세대 광원으로 이용하기 위한 연구가 진행되고 있다.
이러한 디스플레이 장치는 평판 디스플레이를 넘어, 플렉서블 디스플레이, 폴더블(folderable) 디스플레이, 스트레처블(strechable) 디스플레이, 롤러블(rollable) 디스플레이 등과 같이 다양한 형태로 확대되고 있다.
고해상도를 구현하기 위해서 점차 화소의 사이즈가 작아지고 있고, 이와 같이 작아진 사이즈의 수많은 화소에 발광 소자가 정렬되어야 하므로, 마이크로 또는 나노 스케일 정도로 작은 초소형의 발광 다이오드의 제조에 대한 연구가 활발하게 이루어지고 있다.
통상 디스플레이 장치는 수 천만 개 이상의 화소를 포함한다. 따라서, 사이즈가 작은 수 천만 개 이상의 화소 각각에 적어도 하나 이상의 발광 소자들을 디스플레이 패널 상에 본딩시키는 것이 매우 어렵기 때문에, 최근 디스플레이 패널에 발광 소자들을 본딩하는 방안에 대한 다양한 연구가 활발하게 진행되고 있다.
일 예로, 디스플레이 기판의 전 영역에 본딩 부재가 형성되고, 본딩 부재를 이용하여 수 천만 개 이상의 발광 소자가 디스플레이 기판에 본딩된다.
이러한 경우, 본딩 부재가 요구되는 발광 소자에 대응하는 영역뿐만 아니라 그렇지 않은 영역까지 본딩 부재가 형성되므로, 재료 비용이 낭비될 수 있다.
또한, 발광 소자에 대응하지 않은 영역에 형성된 본딩 부재로 인해 인접하는 발광 소자 간에 전기적인 쇼트가 발생될 수 있다.
한편, 열 압착 방식을 통해 본딩 부재를 매개로 복수의 발광 소자기 디스플레이 기판에 본딩된다. 즉, 본딩 부재에 열이 가해져 본딩 부재가 녹고, 복수의 발광 소자에 압력이 가해져 복수의 발광 소자가 디스플레이 기판에 전기적으로 연결되며 또한 고정된다. 이후, 녹은 본딩 부재는 경화된 본딩 부재로 변형된다.
발광 소자가 1회 가해진 압력에 의해 디스플레이 기판에 본딩되기 어려워, 적어도 수회의 압력이 가해졌다 압력 해제되었다 하여, 발광 소자가 디스플레이 기판에 본딩된다. 이러한 경우, 본딩 부재의 재질 특성 등으로 인한 팽창에 의해 발광 소자와 본딩 부재가 분리될 수 있다. 즉, 발광 소자와 본딩 부재 사이에서 부분적으로 분리가 발생된다.
도 1a에 도시한 바와 같이, 발광 소자(4)의 하측의 내부에 형성된 단차 부분(A)에서 본딩 부재(2)와 분리될 수 있다. 도 1b에 도시한 바와 같이, 발광 소자(4)의 외측 모서리 부분(B)에서 본딩 부재(2)와 분리될 수 있다.
특히, 이러한 분리는 디스플레이 기판의 평형 상태, 복수의 발광 소자(4) 각각의 눌리는 상태, 복수의 발광 소자(4) 각각의 위치에 따라 본딩 부재(2)에 다양한 변형을 유발하고 스트레스가 발생되어, 발광 소자(4)와 본딩 부재(2)가 분리되기 쉽다.
또한, 본딩 부재(2)는 열팽창 계수가 큰 물질로 형성되어 수축 팽창이 커, 열 압착 공정시 주변 수분 흡수로 인한 부피 팽창이 발생할 가능성이 높다. 또한, 본딩 부재(2)는 자외선 등에 의한 물성 특성 변화가 발생할 수 있다. 이러한 물성 특성 변화에 가장 크게 영향을 받는 영역이 본딩 부재(2)와 발광 소자(4)가 접하는 영역이다.
상술한 바와 같이, 발광 소자(4)와 본딩 부재(2)가 분리되는 경우, 다음과 같은 문제가 있다.
먼저, 고정성이 결여되어 제품 신뢰성이 떨어진다. 본딩 부재(2)는 발광 소자(4)를 디스플레이 기판에 고정시키는 역할을 한다. 하지만, 발광 소자(4)가 디스플레이 기판과 분리되는 경우, 발광 소자(4)가 디스플레이 기판에 고정되는 고정력이 저하된다. 특히 발광 소자(4)를 구비한 디스플레이 장치를 장시간 사용시 다양한 충격에 의해 발광 소자(4)가 디스플레이 기판으로부터 이탈되어 화소 불량이나 복수의 화소를 포함하는 영역 불량이 발생되어 치명적인 제품 신뢰성 저하가 발생된다.
아울러, 전기적 연결 불량으로 점등 불량이나 휘도 저하가 야기된다. 본딩 부재(2)는 도전성을 가지므로, 본딩 부재(2)를 통해 발광 소자(4)가 전극 배선(1)과 전기적으로 연결된다. 하지만, 발광 소자(4)와 본딩 부재(2)가 분리되는 경우, 도전볼(3)이 발광 소자(4)와 전기적으로 연결되지 않고 설사 연결되더라도 발광 소자(4)와 도전볼(3) 간의 접촉 면적이 줄어들어 휘도 저하가 야기된다.
실시예는 전술한 문제 및 다른 문제를 해결하는 것을 목적으로 한다.
실시예의 다른 목적은 반도체 발광 소자의 패시베이션층과 제1 접착층 간의 전기적 연결성을 강화한 반도체 발광 소자를 제공하는 것이다.
또한 실시예의 또 다른 목적은 반도체 발광 소자의 패시베이션층과 제1 접착층 간의 고정성을 강화한 반도체 발광 소자를 제공하는 것이다.
실시예의 다른 목적은 반도체 발광 소자와 기판 간의 전기적 연결성을 강화한 디스플레이 장치를 제공하는 것이다.
또한 실시예의 또 다른 목적은 반도체 발광 소자와 기판 간의 고정성을 강화한 디스플레이 장치를 제공하는 것이다.
실시예의 기술적 과제는 본 항목에 기재된 것에 한정되지 않으며, 발명의 설명을 통해 파악될 수 있는 것을 포함한다.
상기 또는 다른 목적을 달성하기 위해 실시예의 일 측면에 따르면, 반도체 발광 소자는, 발광층; 상기 발광층 상에 패시베이션층; 및 상기 패시베이션층 상에 제1 접착층을 포함하고, 상기 패시베이션층은 복수의 홈을 포함하고, 상기 제1 접착층은 상기 복수의 홈 각각에 배치될 수 있다.
상기 패시베이션층은 서로 적층된 복수의 제1 매질층과 복수의 제2 매질층을 포함하고, 상기 제1 매질층은 제1 굴절율을 가지고, 상기 제2 매질층은 상기 제1 굴절율과 상이한 제2 굴절율을 가질 수 있다.
상기 패시베이션층은 제3 매질층을 포함하고, 상기 제1 매질층 및 상기 제2 매질층은 상기 제3 매질층 상에 배치되고, 상기 제3 매질층은 상기 발광층의 표면에 접할 수 있다.
상기 복수의 홈 각각은, 상기 제1 매질층에 제1 홈; 및 상기 제2 매질층에 제2 홈을 포함하고, 상기 제1 홈 및 상기 제2 홈은 서로 상이한 폭을 가질 수 있다.
상기 제1 접착층은, 상기 제1 홈에 제1-1 접착층; 및 상기 제2 홈에 제1-2 접착층을 포함할 수 있다.
상기 제1 접착층 상에 제2 접착층을 포함하고, 상기 제1 접착층은 반사 입자를 포함할 수 있다.
상기 제2 접착층은 적어도 하나 이상의 도전볼을 포함할 수 있다.
상기 제1 접착층은 적어도 하나 이상의 도전볼을 포함할 수 있다.
실시예의 다른 측면에 따르면, 디스플레이 장치는, 복수의 화소를 포함하는 기판; 상기 기판 상에 전극 배선; 상기 복수의 화소 각각에 절연층; 상기 절연층에 제1 내지 제3 반도체 발광 소자; 및 상기 전극 배선과 상기 제1 내지 제3 반도체 발광 소자 각각의 사이에 배치되어, 상기 제1 내지 제3 반도체 발광 소자 각각을 상기 전극 배선에 전기적으로 연결하는 제1 접착층을 포함하고, 상기 제1 내지 제3 반도체 발광 소자는, 발광층; 및 상기 발광층 상에 패시베이션층을 포함하고, 상기 패시베이션층은 복수의 홈을 포함하고, 상기 제1 접착층은 상기 복수의 홈 각각에 배치될 수 있다.
상기 제1 접착층은 상기 제1 내지 제3 반도체 발광 소자 각각에 포함될 수 있다.
상기 제1 내지 제3 반도체 발광 소자 각각은 수평형 반도체 발광 소자, 플립칩형 반도체 발광 소자 및 수직형 반도체 발광 소자 중 하나를 포함할 수 있다
상기 기판은 스트레처블 기판을 포함할 수 있다.
실시예는 고정성과 전기적 연결성을 강화하여, 점등 불량이나 휘도 저하를 방지할 수 있다. 또한, 제품에 대한 신뢰성을 제고할 수 있다.
도 7, 도 8, 도 13 및 도 14에 도시한 바와 같이, 제3 반도체 발광 소자(313)(제1 반도체 발광 소자(311) 및 제2 반도체 발광 소자(312)도 마찬가지)의 패시베이션층(1520)에 복수의 홈(1521)이 형성될 수 있다. 패시베이션층(1520)은 DBR층을 포함할 수 있다. 복수의 홈(1521) 각각은 예컨대, 생성 뼈 형상을 가질 수 있다. 제1 접착층(1540)이 패시베이션층(1520)의 복수의 홈(1521) 각각에 배치될 수 있다. 이에 따라, 제1 접착층(1540)이 생성 뼈 형상을 갖는 복수의 홈(1521)에 걸림 고정되어 제1 접착층(1540)는 패시베이션층(1520)와 분리되지 않을 수 있다.
이러한 경우, 제3 반도체 발광 소자(313)(제1 반도체 발광 소자(311) 및 제2 반도체 발광 소자(312)도 마찬가지)가 제1 기판(301) 상에 장착되는 경우, 제1 내지 제3 반도체 발광 소자(311, 312, 313) 각각이 제1 기판(301)와 보다 단단하게 고정되어 고정성이 강화되어 제품에 대한 신뢰성이 제고될 수 있다.
아울러, 제3 반도체 발광 소자(313)(제1 반도체 발광 소자(311) 및 제2 반도체 발광 소자(312)도 마찬가지)가 제1 기판(301) 상에 장착되는 경우, 제3 반도체 발광 소자(313)(제1 반도체 발광 소자(311) 및 제2 반도체 발광 소자(312)도 마찬가지)가 제1 기판(301) 상에 장착되는 경우, 제1 기판(301) 상의 제1 전극 배선(321) 및 제2 전극 배선(322)에 보다 완벽하게 연결되므로 점등 불량이나 휘도 저하가 방지될 수 있다.
한편, 실시예는 제1 내지 제3 반도체 발광 소자(311, 312, 313) 각각에 미리 패시베이션층(1520)과 분리되지 않도록 패시베이션층(1520)의 복수의 홈(1521) 각각에 제1 접착층(1540)이 형성되도록 하여, 보다 쉽고 에러 없는 공정이 가능하여 양산성이 높아질 수 있다.
또한, 실시예는 복수의 화소(PX) 각각에 대응하는 리지드 영역과 그 외의 영역인 소프트 영역으로 구분함으로써, 스트레처블 디스플레이 구현이 가능하다.
아울러, 실시예의 디스플레이 장치는 수평형 반도체 발광 소자, 플립칩형 반도체 발광 소자 또는 수직형 반도체 발광 소자가 포함될 수 있다.
실시예의 적용 가능성의 추가적인 범위는 이하의 상세한 설명으로부터 명백해질 것이다. 그러나 실시예의 사상 및 범위 내에서 다양한 변경 및 수정은 당업자에게 명확하게 이해될 수 있으므로, 상세한 설명 및 바람직한 실시예와 같은 특정 실시예는 단지 예시로 주어진 것으로 이해되어야 한다.
도 1a 및 도 1b는 발광 소자와 본딩 부재가 분리된 모습을 도시한다.
도 2은 실시예에 따른 디스플레이 장치가 배치된 주택의 거실을 도시한다.
도 3는 실시예에 따른 디스플레이 장치를 개략적으로 보여주는 블록도이다.
도 4는 도 3의 화소의 일 예를 보여주는 회로도이다.
도 5은 도 2의 디스플레이 장치에서 제1 패널영역의 확대도이다.
도 6은 제1 실시예에 따른 디스플레이 장치의 단위 화소를 도시한 평면도이다.
도 7은 제1 실시예에 따른 디스플레이 장치의 단위 화소를 도시한 단면도이다.
도 8은 실시예의 반도체 발광 소자를 도시한 단면도이다.
도 9는 실시예의 반도체 발광 소자를 도시한 배면도이다.
도 10 내지 도 12는 실시예의 반도체 발광 소자의 패시베이션층에 복수의 홈을 형성하는 방법을 도시한다.
도 13은 도 7의 C 영역을 상세히 도시한 단면도이다.
도 14는 도 13의 D 영역을 상세히 도시한 단면도이다.
도 15는 온도에 따른 열 변화(또는 점도 변화)를 보여주는 그래프이다.
도 16은 제2 실시예에 따른 디스플레이 장치를 도시한 단면도이다.
도 17은 도 16의 E 영역을 상세히 도시한 단면도이다.
도 18은 제3 실시예에 따른 디스플레이 장치를 도시한 단면도이다.
도면들에 도시된 구성 요소들의 크기, 형상, 수치 등은 실제와 상이할 수 있다. 또한, 동일한 구성 요소들에 대해서 도면들 간에 서로 상이한 크기, 형상, 수치 등으로 도시되더라도, 이는 도면 상의 하나의 예시일 뿐이며, 동일한 구성 요소들에 대해서는 도면들 간에 서로 동일한 크기, 형상, 수치 등을 가질 수 있다.
이하, 첨부된 도면을 참조하여 본 명세서에 개시된 실시예를 상세히 설명하되, 도면 부호에 관계없이 동일하거나 유사한 구성요소는 동일한 참조 번호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. 이하의 설명에서 사용되는 구성요소에 대한 접미사 '모듈' 및 '부'는 명세서 작성의 용이함이 고려되어 부여되거나 혼용되는 것으로서, 그 자체로 서로 구별되는 의미 또는 역할을 갖는 것은 아니다. 또한, 첨부된 도면은 본 명세서에 개시된 실시예를 쉽게 이해할 수 있도록 하기 위한 것이며, 첨부된 도면에 의해 본 명세서에 개시된 기술적 사상이 제한되는 것은 아니다. 또한, 층, 영역 또는 기판과 같은 요소가 다른 구성요소 '상(on)'에 존재하는 것으로 언급될 때, 이것은 직접적으로 다른 요소 상에 존재하거나 또는 그 사이에 다른 중간 요소가 존재할 수도 있는 것을 포함한다.
본 명세서에서 설명되는 디스플레이 장치에는 TV, 샤이니지, 휴대폰, 스마트 폰(smart phone), 자동차용 HUD(head-Up Display), 노트북 컴퓨터(laptop computer)용 백라이트 유닛, VR이나 AR용 디스플레이 등이 포함될 수 있다. 그러나, 본 명세서에 기재된 실시예에 따른 구성은 추후 개발되는 새로운 제품형태이라도, 디스플레이가 가능한 장치에도 적용될 수 있다.
이하 실시예에 따른 발광 소자 및 이를 포함하는 디스플레이 장치에 대해 설명한다.
도 2은 실시예에 따른 디스플레이 장치가 배치된 주택의 거실을 도시한다.
도 2을 참조하면, 실시예의 디스플레이 장치(100)는 세탁기(101), 로봇 청소기(102), 공기 청정기(103) 등의 각종 전자 제품의 상태를 표시할 수 있고, 각 전자 제품들과 IOT 기반으로 통신할 수 있으며 사용자의 설정 데이터에 기초하여 각 전자 제품들을 제어할 수도 있다.
실시예에 따른 디스플레이 장치(100)는 얇고 유연한 기판 위에 제작되는 플렉서블 디스플레이(flexible display)를 포함할 수 있다. 플렉서블 디스플레이는 기존의 평판 디스플레이의 특성을 유지하면서, 종이와 같이 휘어지거나 말릴 수 있다.
플렉서블 디스플레이에서 시각정보는 매트릭스 형태로 배치되는 단위 화소(unit pixel)의 발광이 독자적으로 제어됨에 의하여 구현될 수 있다. 단위 화소는 하나의 색을 구현하기 위한 최소 단위를 의미한다. 플렉서블 디스플레이의 단위 화소는 발광 소자에 의하여 구현될 수 있다. 실시예에서 발광 소자는 Micro-LED나 Nano-LED일 수 있으나 이에 한정되는 것은 아니다.
도 3는 실시예에 따른 디스플레이 장치를 개략적으로 보여주는 블록도이고, 도 4는 도 3의 화소의 일 예를 보여주는 회로도이다.
도 3 및 도 4를 참조하면, 실시예에 따른 디스플레이 장치는 디스플레이 패널(10), 구동 회로(20), 스캔 구동부(30) 및 전원 공급 회로(50)를 포함할 수 있다.
실시예의 디스플레이 장치(100)는 액티브 매트릭스(AM, Active Matrix)방식 또는 패시브 매트릭스(PM, Passive Matrix) 방식으로 발광 소자를 구동할 수 있다.
구동 회로(20)는 데이터 구동부(21)와 타이밍 제어부(22)를 포함할 수 있다.
디스플레이 패널(10)은 직사각형으로 이루어질 수 있지만, 이에 대해서는 한정하지 않는다. 즉, 디스플레이 패널(10)은 원형 또는 타원형으로 형성될 수 있다. 디스플레이 패널(10)의 적어도 일 측은 소정의 곡률로 구부러지도록 형성될 수 있다.
디스플레이 패널(10)은 표시 영역(DA)과 표시 영역(DA)의 주변에 배치된 비표시 영역(NDA)으로 구분될 수 있다. 표시 영역(DA)은 화소(PX)들이 형성되어 영상을 디스플레이하는 영역이다. 디스플레이 패널(10)은 데이터 배선들(D1~Dm, m은 2 이상의 정수), 데이터 배선들(D1~Dm)과 교차되는 스캔 라인들(S1~Sn, n은 2 이상의 정수), 고전위 전압이 공급되는 고전위 전압 라인(VDDL), 저전위 전압이 공급되는 저전위 전압 라인(VSSL) 및 데이터 배선들(D1~Dm)과 스캔 라인들(S1~Sn)에 접속된 화소(PX)들을 포함할 수 있다.
화소(PX)들 각각은 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 제1 서브 화소(PX1)는 제1 주 파장의 제1 컬러 광을 발광하고, 제2 서브 화소(PX2)는 제2 주 파장의 제2 컬러 광을 발광하며, 제3 서브 화소(PX3)는 제3 주 파장의 제3 컬러 광을 발광할 수 있다. 제1 컬러 광은 적색 광, 제2 컬러 광은 녹색 광, 제3 컬러 광은 청색 광일 수 있으나, 이에 한정되지 않는다. 또한, 도 3에서는 화소(PX)들 각각이 3 개의 서브 화소들을 포함하는 것을 예시하였으나, 이에 한정되지 않는다. 즉, 화소(PX)들 각각은 4 개 이상의 서브 화소들을 포함할 수 있다.
제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 데이터 배선들(D1~Dm) 중 적어도 하나, 스캔 라인들(S1~Sn) 중 적어도 하나 및 고전위 전압 라인(VDDL)에 접속될 수 있다. 제1 서브 화소(PX1)는 도 4과 같이 발광 소자(LD)들과 발광 소자(LD)들에 전류를 공급하기 위한 복수의 트랜지스터들과 적어도 하나의 커패시터(Cst)를 포함할 수 있다.
도면에 도시되지 않았지만, 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 단지 하나의 발광 소자(LD)와 적어도 하나의 커패시터(Cst)를 포함할 수도 있다.
발광 소자(LD)들 각각은 제1 전극, 복수의 도전형 반도체층 및 제2 전극을 포함하는 반도체 발광 다이오드일 수 있다. 여기서, 제1 전극은 애노드 전극, 제2 전극은 캐소드 전극일 수 있지만, 이에 대해서는 한정하지 않는다.
발광 소자(LD)는 수평형 발광 소자, 플립칩형 발광 소자 및 수직형 발광 소자 중 하나일 수 있다.
복수의 트랜지스터들은 도 4와 같이 발광 소자(LD)들에 전류를 공급하는 구동 트랜지스터(DT), 구동 트랜지스터(DT)의 게이트 전극에 데이터 전압을 공급하는 스캔 트랜지스터(ST)를 포함할 수 있다. 구동 트랜지스터(DT)는 스캔 트랜지스터(ST)의 소스 전극에 접속되는 게이트 전극, 고전위 전압이 인가되는 고전위 전압 라인(VDDL)에 접속되는 소스 전극 및 발광 소자(LD)들의 제1 전극들에 접속되는 드레인 전극을 포함할 수 있다. 스캔 트랜지스터(ST)는 스캔 라인(Sk, k는 1≤k≤n을 만족하는 정수)에 접속되는 게이트 전극, 구동 트랜지스터(DT)의 게이트 전극에 접속되는 소스 전극 및 데이터 배선(Dj, j는 1≤j≤m을 만족하는 정수)에 접속되는 드레인 전극을 포함할 수 있다.
커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전극과 소스 전극 사이에 형성된다. 스토리지 커패시터(Cst)는 구동 트랜지스터(DT)의 게이트 전압과 소스 전압의 차이값을 충전한다.
구동 트랜지스터(DT)와 스캔 트랜지스터(ST)는 박막 트랜지스터(thin film transistor)로 형성될 수 있다. 또한, 도 4에서는 구동 트랜지스터(DT)와 스캔 트랜지스터(ST)가 P 타입 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)으로 형성된 것을 중심으로 설명하였으나, 본 발명은 이에 한정되지 않는다. 구동 트랜지스터(DT)와 스캔 트랜지스터(ST)는 N 타입 MOSFET으로 형성될 수도 있다. 이 경우, 구동 트랜지스터(DT)와 스캔 트랜지스터(ST)들 각각의 소스 전극과 드레인 전극의 위치는 변경될 수 있다.
또한, 도 4에서는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각이 하나의 구동 트랜지스터(DT), 하나의 스캔 트랜지스터(ST) 및 하나의 커패시터(Cst)를 갖는 2T1C (2 Transistor - 1 capacitor)를 포함하는 것을 예시하였으나, 본 발명은 이에 한정되지 않는다. 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3) 각각은 복수의 스캔 트랜지스터(ST)들과 복수의 커패시터(Cst)들을 포함할 수 있다.
제2 서브 화소(PX2)와 제3 서브 화소(PX3)는 제1 서브 화소(PX1)와 실질적으로 동일한 회로도로 표현될 수 있으므로, 이들에 대한 자세한 설명은 생략한다.
구동 회로(20)는 디스플레이 패널(10)을 구동하기 위한 신호들과 전압들을 출력한다. 이를 위해, 구동 회로(20)는 데이터 구동부(21)와 타이밍 제어부(22)를 포함할 수 있다.
데이터 구동부(21)는 타이밍 제어부(22)로부터 디지털 비디오 데이터(DATA)와 소스 제어 신호(DCS)를 입력 받는다. 데이터 구동부(21)는 소스 제어 신호(DCS)에 따라 디지털 비디오 데이터(DATA)를 아날로그 데이터 전압들로 변환하여 디스플레이 패널(10)의 데이터 배선들(D1~Dm)에 공급한다.
타이밍 제어부(22)는 호스트 시스템으로부터 디지털 비디오 데이터(DATA)와 타이밍 신호들을 입력받는다. 타이밍 신호들은 수직동기신호(vertical sync signal), 수평동기신호(horizontal sync signal), 데이터 인에이블 신호(data enable signal) 및 도트 클럭(dot clock)을 포함할 수 있다. 호스트 시스템은 스마트폰 또는 태블릿 PC의 어플리케이션 프로세서, 모니터, TV의 시스템 온 칩 등일 수 있다.
타이밍 제어부(22)는 데이터 구동부(21)와 스캔 구동부(30)의 동작 타이밍을 제어하기 위한 제어신호들을 생성한다. 제어신호들은 데이터 구동부(21)의 동작 타이밍을 제어하기 위한 소스 제어 신호(DCS)와 스캔 구동부(30)의 동작 타이밍을 제어하기 위한 스캔 제어 신호(SCS)를 포함할 수 있다.
구동 회로(20)는 디스플레이 패널(10)의 일 측에 마련된 비표시 영역(NDA)에서 배치될 수 있다. 구동 회로(20)는 집적회로(integrated circuit, IC)로 형성되어 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 디스플레이 패널(10) 상에 장착될 수 있으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 구동 회로(20)는 디스플레이 패널(10)이 아닌 회로 보드(미도시) 상에 장착될 수 있다.
데이터 구동부(21)는 COG(chip on glass) 방식, COP(chip on plastic) 방식, 또는 초음파 접합 방식으로 디스플레이 패널(10) 상에 장착되고, 타이밍 제어부(22)는 회로 보드 상에 장착될 수 있다.
스캔 구동부(30)는 타이밍 제어부(22)로부터 스캔 제어 신호(SCS)를 입력 받는다. 스캔 구동부(30)는 스캔 제어 신호(SCS)에 따라 스캔 신호들을 생성하여 디스플레이 패널(10)의 스캔 라인들(S1~Sn)에 공급한다. 스캔 구동부(30)는 복수의 트랜지스터들을 포함하여 디스플레이 패널(10)의 비표시 영역(NDA)에 형성될 수 있다. 또는, 스캔 구동부(30)는 집적 회로로 형성될 수 있으며, 이 경우 디스플레이 패널(10)의 다른 일 측에 부착되는 게이트 연성 필름 상에 장착될 수 있다.
회로 보드는 이방성 도전 필름(anisotropic conductive film)을 이용하여 디스플레이 패널(10)의 일 측 가장자리에 마련된 패드들 상에 부착될 수 있다. 이로 인해, 회로 보드의 리드 라인들은 패드들에 전기적으로 연결될 수 있다. 회로 보드는 연성 인쇄 회로 보드(flexible printed circuit board), 인쇄 회로 보드(printed circuit board) 또는 칩온 필름(chip on film)과 같은 연성 필름(flexible film)일 수 있다. 회로 보드는 디스플레이 패널(10)의 하부로 벤딩(bending)될 수 있다. 이로 인해, 회로 보드의 일 측은 디스플레이 패널(10)의 일 측 가장자리에 부착되며, 타 측은 디스플레이 패널(10)의 하부에 배치되어 호스트 시스템이 장착되는 시스템 보드에 연결될 수 있다.
전원 공급 회로(50)는 시스템 보드로부터 인가되는 메인 전원으로부터 디스플레이 패널(10)의 구동에 필요한 전압들을 생성하여 디스플레이 패널(10)에 공급할 수 있다. 예를 들어, 전원 공급 회로(50)는 메인 전원으로부터 디스플레이 패널(10)의 발광 소자(LD)들을 구동하기 위한 고전위 전압(VDD)과 저전위 전압(VSS)을 생성하여 디스플레이 패널(10)의 고전위 전압 라인(VDDL)과 저전위 전압 라인(VSSL)에 공급할 수 있다. 또한, 전원 공급 회로(50)는 메인 전원으로부터 구동 회로(20)와 스캔 구동부(30)를 구동하기 위한 구동 전압들을 생성하여 공급할 수 있다.
도 5은 도3의 디스플레이 장치에서 제1 패널영역의 확대도이다.
도 5을 참조하면, 실시예의 디스플레이 장치(100)는 제1 패널영역(A1)과 같은 복수의 패널영역들이 타일링에 의해 기구적, 전기적 연결되어 제조될 수 있다.
제1 패널영역(A1)은 단위 화소(도 3의 PX) 별로 배치된 복수의 반도체 발광 소자(150)를 포함할 수 있다.
예컨대, 단위 화소(PX)는 제1 서브 화소(PX1), 제2 서브 화소(PX2) 및 제3 서브 화소(PX3)를 포함할 수 있다. 예컨대, 복수의 적색 반도체 발광 소자(150R)가 제1 서브 화소(PX1)에 배치되고, 복수의 녹색 반도체 발광 소자(150G)가 제2 서브 화소(PX2)에 배치되며, 복수의 청색 반도체 발광 소자(150B)가 제3 서브 화소(PX3)에 배치될 수 있다. 단위 화소(PX)는 반도체 발광 소자가 배치되지 않는 제4 서브 화소를 더 포함할 수도 있지만, 이에 대해서는 한정하지 않는다.
한편, 실시예는 복수의 반도체 발광 소자 각각의 패시베이션층에 형성된 복수의 홈에 제1 접착층이 배치되어 복수의 반도체 발광 소자와 제1 접착층이 분리되지 않음으로써, 고정성(또는 접착성이나 부착성)과 전기적 연결성을 강화할 수 있다.
이하에서 누락된 설명은 도 2 내지 도 5 및 해당 도면과 관련하여 상술된 설명으로부터 용이하게 이해될 수 있다.
이하에서 설명되는 디스플레이 장치는 스트레처블 디스플레이 장치일 수 있지만, 실시예는 다른 타입의 디스플레이 장치, 예컨대 리지드형 디스플레이 장치, 플렉서블 디스플레이 장치, 폴더블 디스플레이 장치, 롤러블 디스플레이 장치 등에도 동일하게 적용될 수 있다.
[제1 실시예]
도 6은 제1 실시예에 따른 디스플레이 장치의 단위 화소를 도시한 평면도이다.
도 6에는 단위 화소가 도시되고 있지만, 제1 실시예에 따른 디스플레이 장치에는 복수의 화소(PX)가 정의될 수 있다. 실시예에 따르면, 화소(PX) 상에 제1 내지 제3 반도체 발광 소자(311, 312, 313)가 배치되고, 또한 제1 내지 제3 반도체 발광 소자(311, 312, 313)를 발광시키기 위한 회로부(도 7의 303)가 배치되므로, 화소(PX)에 대응하는 영역은 하드 영역(hard area) 또는 리지드(rigid) 영역(RA)으로 불릴 수 있다. 화소(PX)를 제외한 영역, 즉 화소(PX) 사이의 영역은 복수의 신호 배선(도 7의 304)만을 배치시켜, 최대한 연신성을 강화하므로, 소프트 영역(soft area, SA)으로 불릴 수 있다. 따라서, 제1 실시예에 따른 디스플레이 장치는 복수의 화소(PX) 각각을 제외한 나머지 영역은 모두 소프트 영역(SA)이고, 복수의 화소(PX) 각각에도 구성 요소를 최소화하거나 연신 특성을 갖는 재질로 형성함으로써, 스트레처블 디스플레이로 구현될 수 있다.
도 6을 참조하면, 화소(PX)에 복수의 신호 배선(304)이 전기적으로 연결될 수 있다.
화소(PX)는 제1 반도체 발광 소자(311), 제2 반도체 발광 소자(312) 및 제3 반도체 발광 소자(313)를 포함할 수 있다. 예컨대, 제1 반도체 발광 소자(311)는 적색 광을 발광하는 적색 반도체 발광 소자를 포함하고, 제2 반도체 발광 소자(312)는 녹색 광을 발광하는 녹색 반도체 발광 소자를 포함하며, 제3 반도체 발광 소자(313)는 청색 광을 발광하는 청색 반도체 발광 소자를 포함할 수 있다.
제1 내지 제3 반도체 발광 소자(311, 312, 313)는 반도체 물질, 예컨대 Ⅳ족 화합물 또는 III-V족 반도체 화합물로 형성될 수 있다.
신호 배선(304)은 예컨대, 게이트 배선(GL), 데이터 배선(DL), 제1 구동 전압 라인(DVL1) 및 제2 구동 전압 라인(DVL2)을 포함할 수 있고, 더 많은 배선이 구비될 수도 있다.
예컨대, 게이트 배선(GL), 제1 구동 전압 라인(DVL1) 및 제2 구동 전압 라인(DVL2)은 제1 방향을 따라 배치되고, 데이터 배선(DL)은 제2 방향을 따라 배치될 수 있다. 예컨대, 화소(PX)에서 데이터 배선(DL)은 게이트 배선(GL), 제1 구동 전압 라인(DVL1) 및 제2 구동 전압 라인(DVL2) 각각과 교차할 수 있다. 다시 말해, 게이트 배선(GL), 제1 구동 전압 라인(DVL1) 및 제2 구동 전압 라인(DVL2)은 제1 방향에서 화소(PX)에 전기적으로 연결되고, 데이터 배선(DL)은 제2 방향에서 화소(PX)에 전기적으로 연결될 수 있다.
복수의 신호 배선(304)은 전기 전도도가 우수한 금속으로 형성될 수 있다. 복수의 신호 배선(304)은 사로 상이한 금속을 포함하는 복수의 층을 포함할 수 있지만, 이에 대해서는 한정하지 않는다. 복수의 신호 배선(304)은 동일한 층 상에 형성될 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 소프트 영역(SA) 상의 복수의 신호 배선(304)은 동일한 층 상에 배치되고, 리지드 영역(RA) 상의 복수의 신호 배선(304)은 서로 상이한 층 상에 배치될 수 있다.
예컨대, 게이트 배선(GL)으로 공급된 스캔 신호에 의해 일 라인 분의 화소(PX)가 선택되고, 제1 구동 전압 라인(DVL1)에 의해 공급된 제1 구동 전압과 제2 구동 전압 라인(DVL2)에 의해 공급된 제2 구동 전압을 바탕으로 상기 선택된 일 라인 분의 화소(PX)에 데이터 배선(DL) 각각으로 공급된 데이터 전압에 대응하는 전류가 생성될 수 있다. 각 화소(PX)에서 생성된 서로 상이한 전류에 해당하는 휘도를 갖는 광이 제1 내지 제3 반도체 발광 소자(311, 312, 313)에서 발광될 수 있다. 따라서, 제1 내지 제3 반도체 발광 소자(311, 312, 313) 각각에서 발광된 서로 상이한 컬러와 서로 상이한 휘도에 의해 고화질의 풀 컬러 영상이 구현될 수 있다.
제1 실시예에 따른 디스플레이 장치에서 소프트 영역(SA) 상에 배치된 복수의 신호 배선(304)은 꼬불꼬불한 형상을 가질 수 있다. 예컨대, 복수의 신호 배선(304) 각각의 길이는 인접한 화소(PX) 사이의 거리보다 클 수 있다. 이에 따라, 제1 기판(301)이 연신되더라도 그 연신되는 제1 기판(301)에 대응하여 연신 가능할 수 있다.
도 7은 제1 실시예에 따른 디스플레이 장치의 단위 화소를 도시한 단면도이다.
도 7을 참조하면, 제1 실시예에 따른 디스플레이 장치는 제1 기판(301) 및 회로부(303) 및 복수의 제1 내지 제3 반도체 발광 소자(311, 312, 313)를 포함할 수 있다.
제1 기판(301)은 디스플레이 장치의 전체적인 지지를 담당하며, 또한 연신 특성을 갖는 재질로 이루어져 사방으로 늘어날 수 있다. 제1 기판(301)은 연신 특성을 갖는 재질로 형성될 수 있다. 예컨대, 제1 기판(301)은 폴리메탈실록산(PDMS: polydimethylsiloxane)과 같은 실리콘 고무(Silicon Rubber), 폴리우레탄(polyurethane; PU) 등의 탄성중합체(elastomer)로 이루어질 수 있지만, 이에 대해서는 한정하지 않는다.
예컨대, 제1 기판(301)은 연신 특성을 강화하기 위해, 얇은 두께 예컨대, 10㎛ 내지 1mm일 수 있지만, 이에 대해서는 한정하지 않는다.
회로부(303)는 화소(PX)에 배치될 수 있다. 회로부(303)는 반도체 공정을 이용하여 형성될 수 있다. 회로부(303)터는 복수의 신호 배선(304) 및 제1 내지 제3 반도체 발광 소자(311, 312, 313)와 전기적으로 연결되어, 복수의 신호 배선(304)으로 공급된 신호를 이용하여 제1 내지 제3 반도체 발광 소자(311, 312, 313)의 발광을 제어할 수 있다. 예컨대, 회로부(303)는 적어도 2개 이상의 트랜지스터 및 적어도 하나의 커패시터를 포함할 수 있다. 예컨대, 트랜지스터는 스캔 트랜지스터(도 4의 ST) 및 구동 트랜지스터(도 4의 DT)를 포함하거나 이보다 더 많은 트랜지스터를 포함할 수 있다.
실시예에 따르면, 회로부(303) 상에 제1 내지 제3 반도체 발광 소자(311, 312, 313)가 배치되어, 화소(PX)의 사이즈를 최소화할 수 있다.
회로부(303)가 간략히 도시되었지만, 회로부(303)의 최상층은 절연층(미도시)일 수 있고, 이 절연층 상에 제1 내지 제3 반도체 발광 소자(311, 312, 313)가 배치될 수 있다. 절연층을 통해 제1 내지 제3 반도체 발광 소자(311, 312, 313) 각각의 하측에 전기적으로 연결되거나, 제1 내지 제3 반도체 발광 소자(311, 312, 313) 각각의 상측에 전기적으로 연결되거나, 제1 내지 제3 반도체 발광 소자(311, 312, 313) 각각의 하측 및 상측에 전기적으로 연결될 수 있다.
회로부(303)의 최상층인 절연층은 제1 전극 배선(321)과 제2 전극 배선(322)을 용이하게 형성하기 위해 그 상면이 평평한 평탄화층일 수 있지만, 이에 대해서는 한정하지 않는다.
제1 실시예에 따른 디스플레이 장치는 회로부(303) 상에 배치된 제1 절연층(306)을 포함할 수 있다.
제1 절연층(306)은 무기 물질 또는 유기 물질로 형성될 수 있다. 제1 절연층(306)은 화소(PX)에만 형성될 수 있다. 즉, 최대한 스트레처블 특성을 강화하기 위해, 제1 절연층(306)은 리지드 영역(RA)에 형성되고, 소프트 영역(SA)에는 형성되지 않을 수 있다.
예컨대, 제1 내지 제3 반도체 발광 소자(311, 312, 313)는 순차적으로 제1 절연층(306)에 삽입되거나 동시에 삽입될 수 있다.
일 예로서, 회로부(303) 상에 액상의 절연 부재가 형성되고, 제1 내지 제3 반도체 발광 소자(311, 312, 313)가 가압됨으로써, 제1 내지 제3 반도체 발광 소자(311, 312, 313)가 절연 부재 내부로 삽입될 수 있다. 이후, 액상의 절연 부재가 경화되어 고상의 절연 부재가 될 수 있다.
다른 예로서, 제1 내지 제3 반도체 발광 소자(311, 312, 313) 각각에 대응하는 홈(또는 홀)이 구비된 절연층이 회로부(303) 상에 형성되고, 절연층의 각 홈에 제1 내지 제3 반도체 발광 소자(311, 312, 313)가 삽입 및 고정될 수 있다. 예컨대, 자석에 의한 자기장과 유전영동힘을 이용한 자가 조립 방식을 이용하여 제1 내지 제3 반도체 발광 소자(311, 312, 313)가 절연층의 각 홈에 삽입될 수 있다.
이외 다른 다양한 방식을 이용하여 제1 내지 제3 반도체 발광 소자(311, 312, 313)가 제1 절연층(306)에 삽입될 수 있다.
제1 내지 제3 반도체 발광 소자(311, 312, 313)는 제1 절연층(306)에 의해 둘러싸이고, 이와 같이 둘러싸인 제1 절연층(306)에 의해 제1 내지 제3 반도체 발광 소자(311, 312, 313)는 서로 이격되거나 서로 간의 광의 혼색이 방지될 수 있다. 이를 위해, 제1 절연층(306)은 광을 차단하는 광 차단 물질로 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
제1 실시예에 따른 디스플레이 장치는 회로부(303) 상에 배치된 쌍으로 이루어진 제1 전극 배선(321) 및 제2 전극 배선(322)을 포함할 수 있다.
제1 내지 제3 반도체 발광 소자(311, 312, 313)가 제1 절연층(306)에 삽입될 때, 제1 내지 제3 반도체 발광 소자(311, 312, 313)가 각각의 하측이 제1 전극 배선(321) 및 제2 전극 배선(322)에 전기적으로 연결될 수 있다. 예컨대, 제1 전극 배선(321)은 제1 구동 전압 라인(DVL1)에 전기적을 연결되고, 제2 전극 배선(322)은 제2 구동 전압 라인(DVL2)에 전기적으로 연결될 수 있다.
일 예로서, 제1 전극 배선(321)과 제1 구동 전압 라인(DVL1)이 일체로 형성되고, 제2 전극 배선(322)이 제2 구동 전압 라인(DVL2)과 일체로 형성될 수 있다. 다른 예로서, 제1 전극과 제1 구동 전압 라인(DVL1)은 서로 상이한 금속으로 형성되고, 제2 전극 배선(322)과 제2 구동 전압 라인(DVL2)은 서로 상이한 금속으로 형성될 수 있다.
제1 실시예에 따른 디스플레이 장치는 제1 접착층(1540)을 포함할 수 있다.
제1 접착층(1540)은 제1 내지 제3 반도체 발광 소자(311, 312, 313) 각각과 회로부(303) 사이에 배치될 수 있다.
제1 접착층(1540)은 제1 내지 제3 반도체 발광 소자(311, 312, 313) 각각의 전기적 연결과 고정을 담당할 수 있다.
일 예로서, 제1 접착층(1540)은 제1 내지 제3 반도체 발광 소자(311, 312, 313) 각각을 제1 전극 배선(321) 및 제2 전극 배선(322)에 전기적으로 연결할 수 있다. 예컨대, 제1 접착층(1540)은 제1 내지 제3 반도체 발광 소자(311, 312, 313) 각각과 제1 전극 배선(321) 및 제2 전극 배선(322) 사이에 배치될 수 있다.
제1 접착층(1540)은 전도성을 가질 수 있다. 이를 위해, 제1 접착층(1540)은 도전볼(1541)이나 전도성 입자를 포함할 수 있다. 도전볼(1541)의 상측은 제1 내지 제3 반도체 발광 소자(311, 312, 313) 각각의 하측에 접할 수 있다. 도전볼(1541)의 하측은 제1 전극 배선(321) 또는 제2 전극 배선(322)에 접할 수 있다. 예컨대, 도전볼(1541)은 제1 전극 배선(321) 및 제2 전극 배선(322) 상에만 배치될 수 있다. 예컨대, 도전볼(1541)은 제1 전극 배선(321)과 제2 전극 배선(322) 사이에 배치될 수 있다. 도전볼(1541)은 수평 방향을 따라 서로 접하지 않을 수 있다. 따라서, 도전볼(1541)이 제1 전극 배선(321)과 제2 전극 배선(322) 사이에 배치되더라도, 도전볼(1541)에 의해 제1 전극 배선(321)가 제2 전극 배선(322)이 전기적으로 쇼트되지 않는다.
다른 예로서, 제1 접착층(1540)은 제1 내지 제3 반도체 발광 소자(311, 312, 313) 각각을 제1 전극 배선(321), 제2 전극 배선(322) 및/또는 회로부(303)에 고정시킬 수 있다. 이를 위해, 제1 접착층(1540)은 절연성을 갖는 접착 물질을 포함할 수 있다.
나중에 설명하겠지만, 제1 접착층(1540)은 제1 내지 제3 반도체 발광 소자(311, 312, 313) 각각에 포함될 수 있지만, 이에 대해서는 한정하지 않는다.
제1 실시예에 따른 디스플레이 장치는 제2 기판(302)를 포함할 수 있다. 제2 기판(302)는 강성 재질로 형성될 수 있다. 예컨대, 제2 기판(302)은 폴리이미드(polyimide; PI), 폴리아크릴레이트(polyacrylate), 폴리아세테이트(polyacetate) 등으로 이루어질 수 있다.
예컨대, 제1 기판(301)은 연성 기판, 연신 기판, 소프트 기판, 스트레처블 기판으로 명명하고, 제2 기판(302)은 강성 기판, 리지드 기판으로 명명할 수 있다.
제2 기판(302)은 화소(PX)에 대응하는 리지드 영역(RA)에 형성되고, 소프트 영역(SA)에 형성되지 않을 수 있다. 제2 기판(302)은 회로부(303) 및 제1 내지 제3 반도체 발광 소자(311, 312, 313)를 지지하는 역할을 할 수 있다.
제1 기판(301)이 충분히 지지 역할을 수행하는 경우 제1 기판(301)은 생략되고, 회로부(303)가 제1 기판(301) 상에 형성될 수 있다.
제1 실시예에 따른 디스플레이 장치는 제2 절연층(307)을 포함할 수 있다. 제2 절연층(307)은 유기 물질로 형성될 수 있지만, 이에 대해서는 한정하지 않는다. 제2 절연층(307)은 연신 특성을 갖는 재질로 형성될 수 있다.
제2 절연층(307)은 제1 기판(301) 상에 배치될 수 있다. 제2 절연층(307)은 복수의 제1 내지 제3 반도체 발광 소자(311, 312, 313) 상에 배치될 수 있다.
제2 절연층(307)은 제1 내지 제3 반도체 발광 소자(311, 312, 313), 회로부(303) 및/또는 신호 라인을 외부의 환경으로부터 보호할 수 있다. 즉, 제2 절연층(307)은 제1 내지 제3 반도체 발광 소자(311, 312, 313)가 수분, 열 등에 노출되지 않도록 하며, 외부의 충격으로부터 보호할 수 있다. 또한, 제2 절연층(307)은 수분에 의해 신호 라인이 부식되지 않도록 할 수 있다.
제2 절연층(307)은 기판, 몰딩부, 몰딩 부재 등으로 불릴 수 있다.
이하에서 실시예의 반도체 발광 소자(313)를 설명한다. 설명의 편의를 위해, 도 8 및 도 9에는 제3 반도체 발광 소자(313)가 도시되고 있지만, 제1 반도체 발광 소자(311) 및 제2 반도체 발광 소자(312) 각각은 제3 반도체 발광 소자(313)와 동일한 구조 및/또는 형상을 가지므로, 도 9에 도시된 제3 반도체 발광 소자(313)로부터 용이하게 이해될 수 있다.
도 8은 실시예의 반도체 발광 소자를 도시한 단면도이다. 도 9는 실시예의 반도체 발광 소자를 도시한 배면도이다.
도 8 및 도 9를 참조하면, 실시예의 제3 반도체 발광 소자(313)는 발광층(1510), 패시베이션층(1520) 및 제1 접착층(1540)을 포함할 수 있다. 패시베이션층(1520)은 보호층, 절연층 등으로 불릴 수 있다.
발광층(1510)은 제1 도전형 반도체층(1511), 활성층(1512) 및 제2 도전형 반도체층(1513)을 포함할 수 있다. 제1 도전형 반도체층(1511), 활성층(1512) 및 제2 도전형 반도체층(1513)은 MOCVD와 같은 증착 장비를 이용하여 웨이퍼(도 16의 411) 상에서 순차적으로 성장될 수 있다.
제1 도전형 반도체층(1511)은 제1 도전형 도펀트를 포함하고, 제2 도전형 반도체층(1513)은 제2 도전형 도펀트를 포함할 수 있다. 예컨대, 제1 도전형 도펀트는 실리콘(Si)과 같은 n형 도펀트이고, 제2 도전형 도펀트는 보론(B)과 같은 p형 도펀트일 수 있다.
패시베이션층(1520)은 발광층(1510)을 보호할 수 있다. 패시베이션층(1520)은 발광층(1510)의 측면에 누설 전류가 흐르지 않도록 할 수 있다. 패시베이션층(1520)은 절연 물질, 예컨대 SiOx나 SiNx 등을 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
예컨대, MOCVD 장비를 이용하여 발광층(1510)이 성장된 후, 식각 공정을 이용하여 제2 도전형 반도체층(1513), 활성층(1512) 및 제1 도전형 반도체층(1511)의 순서로 식각될 수 있다. 이후, 제1 도전형 반도체층(1511)의 측면 일부를 제외한 나머지 영역, 즉 제1 도전형 반도체층(1511)의 측면의 다른 일부, 활성층(1512)의 측면 및 제2 도전형 반도체층(1513)의 측면 둘레를 따라 패시베이션층(1520)이 형성될 수 있다.
실시예에 따르면, 패시베이션층(1520)은 복수의 홈(1521)을 포함할 수 있다. 또한, 패시베이션층(1520)은 도 14에 도시한 바와 같이, DBR층을 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
예컨대, 패시베이션층(1520)은 서로 적층된 복수의 제1 매질층(1521a, 1521b)과 복수의 제2 매질층(1522a, 1522b)를 포함할 수 있다. 제1 매질층(1521a, 1521b)은 제1 굴절율을 가지고, 제2 매질층(1522a, 1522b)은 제1 굴절율과 상이한 제2 굴절율을 가질 수 있다.
또한, 패시베이션층(1520)은 제3 매질층(15230)을 포함할 수 있다. 제3 매질층(15230)은 발광층(1510) 상에 배치되고, 복수의 제1 매질층(1521a, 1521b)과 복수의 제2 매질층(1522a, 1522b)은 제3 매질층(15230) 상에 배치될 수 있다. 즉, 제3 매질층(15230)은 발광층(1510)과 제1 매질층(1521a, 1521b) 사이 또는 발광층(1510)과 제2 매질층(1522a, 1522b) 사이에 배치될 수 있다. 예컨대, 제3 매질층(15230)은 발광층(1510)의 표면에 접할 수 있다. 예컨대, 제3 매질층(15230)은 발광층(1510)을 둘러쌀 수 있다.
제3 매질층(15230)은 발광층(1510)이 복수의 홈(1521)에 노출되지 않도록 하여, 복수의 홈(1521)에 배치된 제1 접착층(1540)의 도전볼(1541)에 발광층(1510)이 접하지 않도록 할 수 있다.
제1 매질층(1521a, 1521b), 제2 매질층(1522a, 1522b) 및 제3 매질층(15230)은 절연 특성을 갖는 무기 물질로 이루어질 수 있다. 제1 매질층(1521a, 1521b), 제2 매질층(1522a, 1522b) 및 제3 매질층(15230) 각각은 예컨대, SiOx, SiNx, TiOx, AlxOy 등으로부터 선택된 적어도 하나를 포함할 수 있다. 예컨대, 제3 매질층(15230)은 제1 매질층(1521a, 1521b) 또는 제2 매질층(1522a, 1522b)의 물질과 동일한 물질 또는 상이한 물질을 포함할 수 있다.
예컨대, 복수의 홈(1521)은 제1 매질층(1521a, 1521b) 및 제2 매질층(1522a, 1522b)에 형성되고, 제3 매질층(15230)에는 형성되지 않을 수 있다. 이를 위해, 제3 매질층(15230)은 복수의 홈(1521)을 형성하기 위해 사용된 습식 식각용 식각액에 반응하지 않는 재질로 이루어진 스토퍼(stopper)층일 수 있다.
도 10 내지 도 12를 참조하여 패시베이션층(1520)에 복수의 홈(1521)을 형성하는 방법을 설명한다.
도 10에 도시한 바와 같이, 발광층(1510) 상에 제3 매질층(15230)이 형성되고, 제3 매질층(15230) 상에 복수의 제1 매질층(1521a, 1521b, 1521c)과 복수의 제2 매질층(1522a, 1522b, 1522c)이 교대로 형성될 수 있다. 이후, 최상층, 예컨대 제1 매질층(1521a, 1521b, 1521c) 상에 마스크막이 형성된 후 패터닝되어 마스크층(1600)이 형성될 수 있다.
도 11에 도시한 바와 같이, 습식 식각용 식각액을 이용하여 습식 식각이 수행될 수 있다. 이때, 제1 매질층(1521a, 1521b, 1521c)과 제2 매질층(1522a, 1522b, 1522c)은 습식 식각용 식각액에 대한 선택도(selectivity)가 상이할 수 있다. 예컨대, 제1 매질층(1521a, 1521b, 1521c)보다는 제2 매질층(1522a, 1522b, 1522c)이 습식 식각용 식각액에 더 잘 식각될 수 있다. 한편, 제3 매질층(15230)은 습식 식각용 식각액에 반응되지 않는 스토퍼층일 수 있다.
따라서, 도 12에 도시한 바와 같이, 습식 식각용 식각액에 의해 마스크층(1600)의 패턴 사이에 노출된 제1 매질층(1521a)부터 제2 매질층(1522a), 제1 매질층(1521b), 제2 매질층(1522b), 제1 매질층(1521c) 및 제2 매질층(1522c)의 순서로 제거됨으로써, 복수의 홈(1521)이 형성될 수 있다. 제2 매질층(1522a, 1522b, 1522c)이 제1 매질층(1521a, 1521b, 1521c)에 비해 습식 식각용 식각액에 대한 선택도가 높아 더욱 더 제거가 용이하므로, 제1 매질층(1521a, 1521b, 1521c)에 형성된 홈, 즉 제1 홈의 폭보다 제2 매질층(1522a, 1522b, 1522c)에 형성된 홈, 즉 제2 홈의 폭이 더 클 수 있다.
다른 실시예로서, 제1 매질층(1521a, 1521b, 1521c)과 제2 매질층(1522a, 1522b, 1522c) 모두 습식 식각용 식각액에 대한 선택도가 동일할 수 있다. 이러한 경우, 제1 매질층(1521a, 1521b, 1521c) 및 제2 매질층(1522a, 1522b, 1522c) 각각의 홈의 폭이 동일하거나 비슷할 수 있다.
한편, 제1 매질층(1521a, 1521b, 1521c) 및 제2 매질층(1522a, 1522b, 1522c) 각각의 위치에 따라 습식 식각용 식각액에 노출되는 시간이 상이하므로, 패시베이션층(1520)의 수직 방향으로의 위치에 따라 복수의 홈(1521)의 위치가 상이할 수 있다. 예컨대, 습식 식각용 식각액에 오래 노출된 패시베이션층(1520)의 상측의 홈(1521)은 비교적 크고, 습식 식각용 식각액에 보다 적게 노출된 패시베이션층(1520)의 하측의 홈(1521)은 비교적 작을 수 있다. 즉, 패시베이션의 상측에서 하측으로 갈수록 폭이 선형적으로 감소할 수 있지만, 이에 대해서는 한정하지 않는다.
이상에서는 복수의 홈(1521)이 습식 식각을 이용하여 형성됨을 설명하고 있지만, 건식 식각을 이용하여 형성될 수도 있다. 건식 식각을 이용하는 경우, 복수의 홈(1521) 각각은 수직 방향을 따라 형성되고, 제1 매질층(1521a, 1521b, 1521c) 및 제2 매질층(1522a, 1522b, 1522c) 각각의 홈(1521)의 폭은 서로 동일하거나 유사할 수 있다.
한편, 실시예의 제3 반도체 발광 소자(313)는 제1 전극(1531) 및 제2 전극(1532)을 포함할 수 있다. 제1 전극(1531) 및 제2 전극(1532)은 데이터 전압에 대응하는 전류가 발광층(1510)에 흐르도록 할 수 있다. 이를 위해, 도 7에 도시한 바와 같이, 제1 전극(1531)은 제1 전극 배선(321)과 전기적으로 연결되고, 제2 전극(1532)은 제2 전극 배선(322)과 전기적으로 연결될 수 있다.
실시예에 따르면, 제3 반도체 발광 소자(313)(제1 반도체 발광 소자(311) 및 제2 반도체 발광 소자(312)도 마찬가지)는 제1 전극(1531) 및 제2 전극(1532)이 동일 방향을 향해 배치되는 플립칩형 반도체 발광 소자 또는 수평형 반도체 발광 소자일 수 있다.
한편, 제1 접착층(1540)은 상술한 바와 같이, 제3 반도체 발광 소자(313)를 회로부(303)나 제1 전극 배선(321) 및 제2 전극 배선(322)과 본딩할 수 있다. 즉, 제1 접착층(1540)은 제3 반도체 발광 소자(313)를 제1 전극 배선(321) 및 제2 전극 배선(322)에 전기적으로 연결시키고 물리적으로 공정시킬 수 있다.
이를 위해, 제1 접착층(1540)은 접착 물질로 형성될 수 있다. 또한, 제1 접착층(1540)은 도전볼(1541)을 포함할 수 있다. 예컨대, 제1 접착층(1540)은 ACF(anisotropic conductive film)나 ACP(anisotropic conductive paste)를 이용하여 형성될 수 있다.
ACF나 ACP는 절연성 수지재로 형성될 수 있다. 절연성 수지 바인더로는 열중합성 조성물, 광중합성 조성물, 광열 병용 중합성 조성물 등을 적절히 선택하여 사용할 수 있다.
열중합성 조성물로는, 아크릴레이트 화합물과 열라디칼 중합 개시제를 포함하는 열라디칼 중합성 수지 조성물, 에폭시 화합물과 열카티온 중합 개시제를 포함하는 열카티온 중합성 수지 조성물, 에폭시 화합물과 열아니온 중합 개시제를 포함하는 열아니온 중합성 수지 조성물 등을 들 수 있다. 광중합성 조성물로는, 아크릴레이트 화합물과 광라디칼 중합 개시제를 포함하는 광라디칼 중합성 수지 조성물 등을 들 수 있다.
광중합 개시제로는 파장이 상이한 광에 반응하는 복수 종류를 함유시켜도 된다. 이로써, ACF나 ACP의 제조 시에 있어서의, 절연성 수지층을 구성하는 수지의 광경화와, 이방성 접속 시에 전자 부품끼리를 접착하기 위한 수지의 광경화에서 사용하는 파장을 구분하여 사용할 수 있다.
절연성 수지 바인더를 광중합성 조성물을 사용하여 형성하는 경우에, ACF나 ACP의 제조 시의 광경화에 의해, 절연성 수지 바인더에 포함되는 광중합성 화합물의 전부 또는 일부를 광경화시킬 수 있다. 이 광경화에 의해, 절연성 수지 바인더에 있어서의 도전볼의 배치가 유지 내지 고정화되어, 쇼트의 억제가 향상될 수 있다. 또한, 이 광경화의 조건을 조정함으로써, ACF나 ACP의 제조 공정에 있어서의 절연성 수지층의 점도를 조정할 수 있다.
실시예에 따르면, 제1 접착층(1540)은 제3 반도체 발광 소자(313)에 포함될 수 있다. 즉, 제1 접착층(1540)이 패시베이션층(1520) 상에 형성될 수 있다.
제1 접착층(1540)은 패시베이션층(1520) 상에 형성하는 방법은 도전볼(1541)이 포함된 ACF나 ACP를 이용하거나 nPAC(negative photo active compound)의 UV 조사에 따른 경화 차이를 이용할 수 있다.
ACF나 ACP를 이용하는 경우, B-stage 상태의 필름을 사용하며 특정 온도에서 점도가 낮아지다 더 온도가 올라가면 점도가 급격하게 높아져 경화되는 특성을 이용할 수 있다. B-stage는 보통 가경화 상태를 말하며, 도 15에 도시한 바와 같이, 특정온도 Tg(변화 전이점)에서 형상변화가 급격하게 일어나는 특징이 있다. ACF와 같은 B-stage 물질의 경우, 온도가 높아짐에 따라 점도가 낮아지고, 특정온도 Tg 이상으로 올라가면 점도가 급격하게 올라가 해당 물질이 경화된다.
따라서, 온도가 높아져 점도가 낮아질 때, 제1 접착층(1540)이 녹아 패시베이션층(1520)의 복수의 홈(1521)으로 침투되거나 삽입될 수 있다. 이후, 온도가 특정온도 Tg 이상으로 올라감으로써, 점도도 올라가 제1 접착층(1540)이 경화될 수 있다. 예컨대, 제1 접착층(1540)은 반 경화 상태로서, 제1 접착층(1540) 내의 도전볼(1541)이 압력에 의해 위치 이동될 수 있다.
제1 접착층(1540)은 패시베이션층(1520) 상뿐만 아니라 복수의 홈(1521)에도 배치될 수 있다. 특히, 복수의 홈(1521)이 제1 매질층(1521a, 1521b) 및 제2 매질층(1522a, 1522b)에서 서로 상이한 폭을 가지고, 이와 같이 서로 상이한 폭을 갖는 제1 매질층(1521a, 1521b) 및 제2 매질층(1522a, 1522b) 각각의 홈(1521)에 제1 접착층(1540)이 형성됨으로써, 제1 접착층(1540)이 패시베이션에 단단하게 고정될 수 있다.
즉, 복수의 홈(1521) 각각이 생선 뼈(fish bone) 형상을 가지므로, 제1 접착층(1540)이 패시베이션층(1520)의 복수의 홈(1521) 각각에 의해 걸림 고정됨으로써, 제1 접착층(1540)이 패시베이션층(1520)과 분리되지 않아 제3 반도체 발광 소자(313)(제1 반도체 발광 소자(311) 및 제2 반도체 발광 소자(312)도 마찬가지)와 제1 기판(301) 간의 고정성이 향상될 수 있다.
또한, 제1 접착층(1540)이 패시베이션층(1520)과 분리되지 않으므로, 제1 접착층(1540)에 의해 제3 반도체 발광 소자(313)(제1 반도체 발광 소자(311) 및 제2 반도체 발광 소자(312)도 마찬가지)가 제1 배선 및 제2 배선에 단선 없이 전기적으로 연결되어 제1 내지 제3 반도체 발광 소자(311, 312, 313)의 점등 불량이나 휘도 저하를 방지할 수 있다.
한편, 도 13 및 도 14에 도시한 바와 같이, 제3 반도체 발광 소자(313)가 제1 접착층(1540)을 매개로 하여 제1 기판(301) 상의 제1 전극 배선(321) 및 제2 전극 배선(322)에 본딩될 수 있다.
제1 절연층(306)이 회로부(303) 상에 배치될 수 있다. 제1 절연층(306)은 열에 의해 녹는 접착 물질일 수 있지만, 이에 대해서는 한정하지 않는다.
제3 반도체 발광 소자(313)의 제1 전극(1531) 및 제2 전극(1532)이 제1 기판(301) 상의 제1 전극 배선(321) 및 제2 전극 배선(322)을 향하도록 위치된 후, 열을 가해 제1 절연층(306)을 녹이고 제3 반도체 발광 소자(313)(제1 반도체 발광 소자(311) 및 제2 반도체 발광 소자(312)도 마찬가지)에 압력을 가해 제3 반도체 발광 소자(313)가 제1 전극 배선(321) 및 제2 전극 배선(322)으로 밀착될 수 있다. 즉, 제3 반도체 발광 소자(313)가 제1 절연층(306)을 통해 제1 전극 배선(321) 및 제2 전극 배선(322)으로 밀착될 수 있다. 이와 같이 밀착된 상태에서 제1 절연층(306)이 경화됨으로써, 제3 반도체 발광 소자(313)가 제1 절연층(306) 내에 고정될 수 있다. 압력에 의해 제1 접착층(1540)이 발광층(1510)과 제1 전극 배선(321) 및 제2 전극 배선(322) 사이에서 눌려짐으로써, 제1 접착층(1540) 내의 도전볼(1541)의 상측이 반도체 발광 소자의 제1 전극(1531) 또는 제2 전극(1532)에 접하고, 제1 접착층(1540) 내의 도전볼(1541)의 하측이 제1 전극 배선(321) 또는 제2 전극 배선(322)에 접할 수 있다. 예컨대, 제1 절연층(306)이 경화될 때, 제1 접착층(1540)도 경화되어, 도전볼(1541)이 반도체 발광 소자의 제1 전극(1531) 또는 제2 전극(1532) 그리고 제1 전극 배선(321) 또는 제2 전극 배선(322)과의 접촉 상태가 유지될 수 있다.
한편, 제1 접착층(1540)과 제1 전극 배선(321) 및 제2 전극 배선(322) 사이에 제1 절연층(306)이 배치되고, 이 제1 절연층(306)에 도전볼(1541)이 위치될 수 있다. 즉, 도전볼(1541)이 서로 상이한 부재에 동시에 위치됨으로써, 도전볼(1541)의 고정성이 강화되어 도전볼(1541)이 팽창하려는 힘을 억제하여 줄 수 있다. 예컨대, 도전볼(1541)의 일부는 제1 접착층(1540)에 고정되고, 도전볼(1541)의 다른 일부는 제1 절연층(306)에 고정될 수 있다.
다른 실시예로서, 제3 반도체 발광 소자(313)와 회로부(303) 사이에 제1 절연층(306)이 배치되지 않고, 제3 반도체 발광 소자(313)의 둘레에만 배치될 수도 있지만, 이에 대해서는 한정하지 않는다.
도 14에는 2개의 제1 매질층(1521a, 1521b)와 2개의 제2 매질층(1522a, 1522b)가 도시되고 있지만, 도 도 12에 도시한 바와 같이 3개의 제1 매질층(1521a, 1521b, 1521c)와 2개의 제2 매질층(1522a, 1522b, 1522c) 또는 그 이상의 개수를 갖는 제1 매질층 및 제2 매질층을 가질 수도 있다.
도 14에 도시한 바와 같이, 복수의 홈(1521) 각각은 복수의 제1 매질층(1521a, 1521b) 각각에 형성된 제1 홈(1521_1)과 복수의 제2 매질층(1522a, 1522b) 각각에 형성된 제2 홈(1521_2)을 포함할 수 있다. 제1 홈(1521_1)의 제1 폭(W1)과 제2 홈(1521_2)의 제2 폭(W2)는 상이할 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 제2 홈(1521_2)의 제2 폭(W2)은 제1 홈(1521_1)의 제1 폭(W1)보다 클 수 있다.
제1 접착층(1540)은 제1-1 접착층(1540_1), 제1-2 접착층(1540_2) 및 제1-3 접착층(1540_3)을 포함할 수 있다. 예컨대, 제1-1 접착층(1540_1)은 제1 홈(1521_1)에 배치되고, 제1-2 접착층(1540_2)은 제2 홈(1521_2)에 배치되며, 제1-3 접착층(1540_3)은 패시베이션층(1520) 상에 배치될 수 있다.
제2 홈(1521_2)의 제2 폭(W2)이 제1 홈(1521_1)의 제1 폭(W1)보다 크므로, 제1-2 접착층(1540_2)의 폭 또한 제1-1 접착층(1540_1)의 폭보다 클 수 있다. 이러한 경우, 제1-2 접착층(1540_2)은 제1 영역과 제2 영역을 가지는데, 제1 영역은 제1-1 접착층(1540_1)과 수직으로 접하고, 제2 영역은 제1 매질층(1521a, 1521b)의 일부와 수직으로 중첩될 수 있다. 예컨대, 제1-2 접착층(1540_2)의 제1 영역은 제1-1 접착층(1540_1)으로부터 상부 방향 또는 하부 방향으로 연장된 영역일 수 있다. 예컨대, 제1-2 접착층(1540_2)의 제2 영역은 제1 영역으로부터 양측 방향으로 연장된 영역으로서, 수직으로 제1 매질층(1521a, 1521b)의 하면 또는 상면과 접할 수 있다. 한편, 제1-1 접착층(1540_1)의 측면은 제1 매질층(1521a, 1521b)의 측면과 접할 수 있다.
한편, 이상에서는 제1 접착층(1540)이 제1 내지 제3 반도체 발광 소자(311, 312, 313) 각각에 포함되는 것으로 설명하였지만, 제1 접착층(1540)은 제1 내지 제3 반도체 발광 소자(311, 312, 313) 각각과 독립적으로 구비될 수도 있다.
구체적으로, 본딩 공정을 수행할 때, 제1 내지 제3 반도체 발광 소자(311, 312, 313) 각각에 제1 접착층(1540)이 부착될 수 있다. 이때, 제1 접착층(1540)은 필름이나 시트 형태로서 일측에 점착 물질이 도포되어, 이 점착 물질을 매개로 하여 제1 내지 제3 반도체 발광 소자(311, 312, 313) 각각에 부착될 수 있다. 이후, 제1 접착층(1540)이 부착된 제1 내지 제3 반도체 발광 소자(311, 312, 313)가 제1 절연층(306) 상에서 복수의 화소(PX) 각각의 각 서브 화소에 위치될 수 있다. 이후 열 압착에 의해 제1 접착층(1540) 및 제1 절연층(306)이 녹아 제1 내지 제3 반도체 발광 소자(311, 312, 313) 각각이 제1 절연층(306)을 통해 제1 전극 배선(321) 및 제2 전극 배선(322)으로 밀착될 수 있다. 이때, 제1 접착층(1540)의 도전볼(1541) 또한 가압되어 제1 내지 제3 반도체 발광 소자(311, 312, 313)의 제1 전극(1531) 또는 제2 전극(1532) 그리고 제1 전극 배선(321) 또는 제2 전극 배선(322)과 접할 수 있다. 이후 경화 공정이 수행됨으로써, 제1 접착층(1540) 및 제1 절연층(306)이 경화되고, 도전볼(1541) 또한 반도체 발광 소자와 제1 전극 배선(321) 및 제2 전극 배선(322)과의 접촉 및 전기적 연결을 유지할 수 있다.
[제2 실시예]
도 16은 제2 실시예에 따른 디스플레이 장치를 도시한 단면도이다. 도 17은 도 16의 E 영역을 상세히 도시한 단면도이다.
제2 실시예는 제2 접착층(1550)과 반사 입자(1543)을 제외하고 제1 실시예와 동일하다. 제2 실시예에서 제1 실시예와 동일한 형상, 구조 및/또는 기능을 갖는 도면 부호에 대해 동일한 도면 부호를 부여하고 상세한 설명을 생략한다.
도 16 및 도 17에 도시한 바와 같이, 제1 절연층(306) 내에 제3 반도체 발광 소자(313)(제1 반도체 발광 소자(311) 및 제2 반도체 발광 소자(312)도 마찬가지)가 배치되고, 제1 접착층(1540) 및 제2 접착층(1550)이 제3 반도체 발광 소자(313)와 제1 전극 배선(321) 및 제2 전극 배선(322) 사이에 배치될 수 있다.
제1 접착층(1540)은 제3 반도체 발광 소자(313)의 패시베이션층(1520) 상에 배치될 수 있다. 예컨대, 패시베이션층(1520)의 표면 상에 배치될 뿐만 아니라 복수의 홈(1521)에도 배치될 수 있다.
복수의 홈(1521) 각각이 생선 뼈(fish bone) 형상을 가지므로, 제1 접착층(1540)이 패시베이션층(1520)의 복수의 홈(1521) 각각에 의해 걸림 고정됨으로써, 제1 접착층(1540)이 패시베이션층(1520)과 분리되지 않아 제3 반도체 발광 소자(313)(제1 반도체 발광 소자(311) 및 제2 반도체 발광 소자(312)도 마찬가지)와 제1 기판(301) 간의 고정성이 향상될 수 있다.
또한, 제1 접착층(1540)이 패시베이션층(1520)과 분리되지 않으므로, 제1 접착층(1540)에 의해 제3 반도체 발광 소자(313)(제1 반도체 발광 소자(311) 및 제2 반도체 발광 소자(312)도 마찬가지)가 제1 배선 및 제2 배선에 단선 없이 전기적으로 연결되어 제1 내지 제3 반도체 발광 소자(311, 312, 313)의 점등 불량이나 휘도 저하를 방지할 수 있다.
제1 접착층(1540)은 반사 입자(1543)를 포함할 수 있다. 즉, 반사 입자(1543)가 제1 접착층(1540) 상에 분산될 수 있다. 반사 입자(1543)는 금속으로 이루어질 수 있다. 반사 입자(1543)는 산란 입자, 광 확산 입자, 광 추출 입자 등으로 불릴 수 있다. 따라서, 제3 반도체 발광 소자(313)에서 하부 방향으로 진행된 광이 제1 접착층(1540)의 반사 입자(1543)에 의해 상부 방향이나 랜덤한 방향으로 반사됨으로써, 전방으로 보다 많은 광량을 출사시켜 휘도를 향상시킬 수 있다.
제2 접착층(1550)은 제1 접착층(1540) 상에 배치될 수 있다. 제2 접착층(1550)은 제1 접착층(1540)과 제1 전극 배선(321) 및 제2 전극 배선(322) 사이에 배치될 수 있다. 제2 접착층(1550)은 도전볼(1541)을 포함할 수 있다. 제2 접착층(1550)의 도전볼(1541)에 의해 제3 반도체 발광 소자(313)와 제1 전극 배선(321) 및 제2 전극 배선(322)이 전기적으로 연결될 수 있다. 또한, 제1 접착층(1540) 및 제2 접착층(1550)에 의해 반도체 발광 소자가 회로부(303) 및/또는 제1 전극 배선(321) 및 제2 전극 배선(322)에 물리적으로 고정될 수 있다.
도 16에는 제1 접착층(1540)의 하면이 제1 전극 배선(321) 및 제2 전극 배선(322)에 접하는 것으로 도시되고 있지만, 제1 접착층(1540)과 제1 전극 배선(321) 및 제2 전극 배선(322) 사이에 제1 절연층(306)이 배치될 수도 있다.
[제3 실시예]
도 18은 제3 실시예에 따른 디스플레이 장치를 도시한 단면도이다.
제3 실시예는 제3 반도체 발광 소자(313)(제1 반도체 발광 소자(311) 및 제2 반도체 발광 소자(312)도 마찬가지)가 수직형 반도체 발광 소자인 것과 전극 배선과의 전기적 연결을 제외하고 제1 실시예 및/또는 제2 실시예와 동일하다. 제3 실시예에서 제1 실시예 및/또는 제2 실시예와 동일한 형상, 구조 및/또는 기능을 갖는 도면 부호에 대해 동일한 도면 부호를 부여하고 상세한 설명을 생략한다.
도 18에 도시한 바와 같이, 제3 반도체 발광 소자(313)는 수직형 반도체 발광 소자일 수 있다. 수직형 반도체 발광 소자는 상측 및 하측 각각으로 전압이 공급되어, 수직형 반도체 발광 소자의 수직 방향을 따라 전류가 흐를 수 있다. 도 18에는 제3 반도체 발광 소자(313)의 측면이 수평면에 대해 수직인 면을 갖는 것으로 도시되고 있지만, 이에 대해서는 한정하지 않는다.
제3 반도체 발광 소자(313)의 하측, 즉 전극(1530)이 제1 전극 배선(323)에 전기적으로 연결되고, 제3 반도체 발광 소자(313)의 상측이 제2 전극 배선(324)에 전기적으로 연결될 수 있다. 예컨대, 제2 전극 배선(324)은 제1 절연층(306)의 측면과 상면을 통해 제3 반도체 발광 소자(313)의 상측에 전기적으로 연결될 수 있지만, 이에 대해서는 한정하지 않는다.
만일 제3 실시예에 따른 디스플레이 장치가 스트레처블 디스플레이 장치가 아닌 경우, 제3 반도체 발광 소자(313) 상에 또 다른 절연층이 배치되고, 또 다른 절연층 상에서 또 다른 절연층에 형성된 콘택홀을 통해 제2 전극 배선(324)이 제3 반도체 발광 소자(313)의 상측에 전기적으로 연결될 수 있다.
한편, 제1 접착층(1540)이 제3 반도체 발광 소자(313)와 제1 전극 배선(323) 사이에 배치될 수 있다. 제1 접착층(1540)의 일부는 적어도 제3 반도체 발광 소자(313)의 패시베이션층(1520)에 형성된 복수의 홈(1521)에 배치될 수 있다.
복수의 홈(1521) 각각이 생선 뼈(fish bone) 형상을 가지므로, 제1 접착층(1540)이 패시베이션층(1520)의 복수의 홈(1521) 각각에 의해 걸림 고정됨으로써, 제1 접착층(1540)이 패시베이션층(1520)과 분리되지 않아 제3 반도체 발광 소자(313)(제1 반도체 발광 소자(311) 및 제2 반도체 발광 소자(312)도 마찬가지)와 제1 기판(301) 간의 고정성이 향상될 수 있다.
또한, 제1 접착층(1540)이 패시베이션층(1520)과 분리되지 않으므로, 제1 접착층(1540)에 의해 제3 반도체 발광 소자(313)(제1 반도체 발광 소자(311) 및 제2 반도체 발광 소자(312)도 마찬가지)가 제1 배선 및 제2 배선에 단선 없이 전기적으로 연결되어 제1 내지 제3 반도체 발광 소자(311, 312, 313)의 점등 불량이나 휘도 저하를 방지할 수 있다.
상기의 상세한 설명은 모든 면에서 제한적으로 해석되어서는 아니되고 예시적인 것으로 고려되어야 한다. 실시예의 범위는 첨부된 청구항의 합리적 해석에 의해 결정되어야 하고, 실시예의 등가적 범위 내에서의 모든 변경은 실시예의 범위에 포함된다.
실시예는 영상이나 정보를 디스플레이하는 디스플레이 분야에 채택될 수 있다.
실시예는 반도체 발광 소자를 이용하여 영상이나 정보를 디스플레이하는 디스플레이 분야에 채택될 수 있다. 반도체 발광 소자는 마이크로급 반도체 발광 소자나 나노급 반도체 발광 소자일 수 있다.

Claims (19)

  1. 발광층;
    상기 발광층 상에 패시베이션층; 및
    상기 패시베이션층 상에 제1 접착층을 포함하고,
    상기 패시베이션층은 복수의 홈을 포함하고,
    상기 제1 접착층은 상기 복수의 홈 각각에 배치되는
    반도체 발광 소자.
  2. 제1항에 있어서,
    상기 패시베이션층은 DBR층을 포함하는
    반도체 발광 소자.
  3. 제1항에 있어서,
    상기 패시베이션층은 서로 적층된 복수의 제1 매질층과 복수의 제2 매질층을 포함하고,
    상기 제1 매질층은 제1 굴절율을 가지고,
    상기 제2 매질층은 상기 제1 굴절율과 상이한 제2 굴절율을 갖는
    반도체 발광 소자.
  4. 제3항에 있어서,
    상기 패시베이션층은 제3 매질층을 포함하고,
    상기 제1 매질층 및 상기 제2 매질층은 상기 제3 매질층 상에 배치되고,
    상기 제3 매질층은 상기 발광층의 표면에 접하는
    반도체 발광 소자.
  5. 제3항에 있어서,
    상기 복수의 홈 각각은,
    상기 제1 매질층에 제1 홈; 및
    상기 제2 매질층에 제2 홈을 포함하고,
    상기 제1 홈 및 상기 제2 홈은 서로 상이한 폭을 갖는
    반도체 발광 소자.
  6. 제5항에 있어서,
    상기 제2 홈의 제2 폭은 상기 제1 홈의 제1 폭보다 큰
    반도체 발광 소자.
  7. 제6항에 있어서,
    상기 제1 접착층은,
    상기 제1 홈에 제1-1 접착층; 및
    상기 제2 홈에 제1-2 접착층을 포함하는
    반도체 발광 소자.
  8. 제7항에 있어서,
    상기 제1 접착층은,
    상기 패시베이션층 상에 제1-3 접착층을 포함하는
    반도체 발광 소자.
  9. 제10항에 있어서,
    상기 제1-2 접착층의 제1 영역은 상기 제1-1 접착층과 수직으로 접하고,
    상기 제1-2 접착층의 제2 영역은 상기 제1 매질층의 일부와 수직으로 중첩되는
    반도체 발광 소자.
  10. 제1항에 있어서,
    상기 제1 접착층 상에 제2 접착층을 포함하고,
    상기 제1 접착층은 반사 입자를 포함하는
    반도체 발광 소자.
  11. 제10항에 있어서,
    상기 제2 접착층은 적어도 하나 이상의 도전볼을 포함하는
    반도체 발광 소자.
  12. 제1항에 있어서,
    상기 제1 접착층은 적어도 하나 이상의 도전볼을 포함하는
    반도체 발광 소자.
  13. 복수의 화소를 포함하는 기판;
    상기 기판 상에 전극 배선;
    상기 복수의 화소 각각에 절연층;
    상기 절연층에 제1 내지 제3 반도체 발광 소자; 및
    상기 전극 배선과 상기 제1 내지 제3 반도체 발광 소자 각각의 사이에 배치되어, 상기 제1 내지 제3 반도체 발광 소자 각각을 상기 전극 배선에 전기적으로 연결하는 제1 접착층을 포함하고,
    상기 제1 내지 제3 반도체 발광 소자는,
    발광층; 및
    상기 발광층 상에 패시베이션층을 포함하고,
    상기 패시베이션층은 복수의 홈을 포함하고,
    상기 제1 접착층은 상기 복수의 홈 각각에 배치되는
    디스플레이 장치.
  14. 제13항에 있어서,
    상기 제1 접착층은 적어도 하나 이상의 도전볼을 포함하는
    디스플레이 장치.
  15. 제13항에 있어서,
    상기 전극 배선과 상기 제1 접착층 상에 제2 접착층을 포함하고,
    상기 제1 접착층은 반사 입자를 포함하고,
    상기 제2 접착층는 적어도 하나 이상의 도전볼을 포함하는
    디스플레이 장치.
  16. 제13항에 있어서,
    상기 제1 반도체 발광 소자는 적색 반도체 발광 소자를 포함하고,
    상기 제2 반도체 발광 소자는 녹색 반도체 발광 소자를 포함하며,
    상기 제3 반도체 발광 소자는 청색 반도체 발광 소자를 포함하는
    디스플레이 장치.
  17. 제13항에 있어서,
    상기 제1 접착층은 상기 제1 내지 제3 반도체 발광 소자 각각에 포함되는
    디스플레이 장치.
  18. 제13항에 있어서,
    상기 제1 내지 제3 반도체 발광 소자 각각은 수평형 반도체 발광 소자, 플립칩형 반도체 발광 소자 및 수직형 반도체 발광 소자 중 하나를 포함하는
    디스플레이 장치.
  19. 제13항에 있어서,
    상기 기판은 스트레처블 기판을 포함하는
    디스플레이 장치.
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