KR20240046499A - 반도체 모듈 및 그 제조 방법, 전자 장치, 전자 모듈, 및 전자 장치의 제조 방법 - Google Patents

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Abstract

반도체 모듈의 제조 방법은 제1 다이 전극을 갖는 제1 다이와 제2 다이 전극을 갖는 제2 다이와 제1 다이 전극에 접속된 제1 접속부와 제2 다이 전극에 접속된 제2 접속부를 밀봉체에 의해 밀봉한 후, 제1 브리지 전극 및 제2 브리지 전극을 갖는 브리지를, 밀봉체로 밀봉된 구조체에 탑재한다. 제1 다이 및 제2 다이(42)는 브리지를 통하여 전기적으로 접속된다.

Description

반도체 모듈 및 그 제조 방법, 전자 장치, 전자 모듈, 및 전자 장치의 제조 방법
본 발명은 반도체 모듈 및 그 제조 방법에 관한 것이다.
복수의 IC(Integrated Circuit)칩을 접속하는 기술이 있다. 예를 들어, 특허문헌 1에는 2개의 IC 칩을 인터포저와 함께 몰드된 브리지(네스티드 컴포넌트)에 의해 접속하는 반도체 패키지가 기재되어 있다. 특허문헌 2에는 언더 필 재료를 통하여 인터포저와 일체로 형성된 브리지를 통하여 2개의 IC 칩이 전기적으로 접속된 반도체 패키지가 기재되어 있다.
미국 특허 출원 공개 제2 021/0005542호 명세서 미국 특허 출원 공개 제2 020/0395313호 명세서
본원 발명자가, 브리지를 통하여 접속된 복수의 IC 칩을 구비한 반도체 패키지나, 이를 사용한 반도체 모듈에 대하여 검토한 결과 상기 반도체 패키지나 반도체 모듈에는 개선의 여지가 있다는 것을 알 수 있었다. 예를 들어, 인터포저와 일체화된 브리지를 통하여 2개의 IC 칩을 전기적으로 접속하는 경우, 2개의 IC 칩의 각각의 단자와 브리지 단자의 위치 정렬을 고정밀도로 행하는 것이 어렵다. 이 경우, IC 칩과 브리지를 전기적으로 접속하는 단자 부분의 고밀도화가 제약을 받는다.
본 발명은 이러한 상황에서 이루어진 것으로, 그 예시적인 목적 중의 하나는 IC 칩과 브리지를 보다 고밀도로 결합시키는 것을 가능하게 하는 기술의 제공에 있다.
일 실시 형태의 반도체 모듈의 제조 방법은 (a) 제1 지지체의 제1 면 상에, 상기 제1 면의 면외 방향으로 연장되는 제1 기둥 형상 접속부를 포함하는 제1 접속부와 상기 제1 면의 면외 방향으로 연장되는 제2 기둥 형상 접속부를 포함하는 제2 접속부를 형성하는 공정, (b) 제1 IC 칩 및 상기 제1 IC 칩에 접속되는 제1 다이 전극을 갖는 제1 반도체 다이와 제2 IC 칩 및 상기 제2 IC 칩에 접속되는 제2 다이 전극을 갖는 제2 반도체 다이를 준비하여, 상기 제1 접속부 상에 상기 제1 다이 전극이 배치되고, 또한, 상기 제2 접속부 상에 상기 제2 다이 전극이 배치되도록, 상기 제1 반도체 다이 및 상기 제2 반도체 다이 각각을 상기 제1 지지체 상에 탑재하는 공정, (c) 상기 (b)공정 후에, 상기 제1 반도체 다이, 상기 제2 반도체 다이, 상기 제1 접속부 및 상기 제2 접속부를, 제1 밀봉체에 의해 밀봉하는 공정, (d) 상기 (c)공정 후에, 상기 제1 지지체를 제거하고, 또한, 상기 제1 기둥 형상 접속부의 일부분 및 상기 제2 기둥 형상 접속부의 일부분을 각각 상기 제1 밀봉체로부터 노출시키는 공정, (e) 상기 제1 접속부에 접속되는 제1 브리지 전극 및 상기 제2 접속부에 접속되는 제2 브리지 전극을 포함하는 브리지를 준비하여, 상기 (d)공정 후에, 상기 제1 기둥 형상 접속부 상에 상기 제1 브리지 전극이 배치되고, 또한, 상기 제2 기둥 형상 접속부 상에 상기 제2 브리지 전극이 배치되도록, 상기 브리지를 상기 제1 밀봉체로 밀봉된 구조체에 탑재하는 공정,을 포함한다.
다른 실시 형태인 반도체 모듈의 제조 방법은 (a) 제1 지지체의 제1 면 상에 제1 절연층을 형성한 후, 상기 제1 절연층에 제1 개구부 및 제2 개구부를 형성하는 공정, (b) 상기 제1 개구부 내에 형성되는 제1 기둥 형상 접속부를 포함하는 제1 접속부와 상기 제2 개구부 내에 형성되는 제2 기둥 형상 접속부를 포함하는 제2 접속부를 형성하는 공정, (c) 제1 IC 칩, 상기 제1 IC 칩에 접속되는 제1 다이 전극 및 상기 제1 다이 전극을 밀봉하는 제2 절연층을 갖는 제1 반도체 다이와 제2 IC 칩, 상기 제2 IC 칩에 접속되는 제2 다이 전극 및 상기 제2 다이 전극을 밀봉하는 제3 절연층을 갖는 제2 반도체 다이를 준비하여, 상기 제1 접속부 상에 상기 제1 다이 전극이 배치되고, 또한, 상기 제2 접속부 상에 상기 제2 다이 전극이 배치되도록, 상기 제1 반도체 다이 및 상기 제2 반도체 다이 각각을 상기 제1 지지체 상에 탑재하는 공정, (d) 상기 (c)공정 후에, 상기 제1 반도체 다이 및 상기 제2 반도체 다이를 제1 밀봉체에 의해 밀봉하는 공정, (e) 상기 (d)공정 후에, 상기 제1 지지체를 제거하고, 또한, 상기 제1 기둥 형상 접속부의 일부분 및 상기 제2 기둥 형상 접속부의 일부분을 각각 상기 제1 절연층으로부터 노출시키는 공정, (f) 상기 제1 접속부에 접속되는 제1 브리지 전극과 상기 제2 접속부에 접속되는 제2 브리지 전극을 포함하는 브리지를 준비하여, 상기 (e)공정 후에, 상기 제1 기둥 형상 접속부 상에 상기 제1 브리지 전극이 배치되고, 또한, 상기 제2 기둥 형상 접속부 상에 상기 제2 브리지 전극이 배치되도록, 상기 브리지를 상기 제1 밀봉체로 밀봉된 구조체에 탑재하는 공정을 포함한다. 상기 (c)공정에 있어서, 상기 제1 절연층과 상기 제2 절연층은 서로 접합되고, 또한, 상기 제1 다이 전극은 상기 제1 절연층 및 상기 제2 절연층에 의해 밀봉된다. 상기 (c)공정에 있어서, 상기 제1 절연층과 상기 제3 절연층은 서로 접합되고, 또한, 상기 제2 다이 전극은 상기 제1 절연층 및 상기 제3 절연층에 의해 밀봉된다.
다른 실시 형태인 반도체 모듈은 제1 IC 칩 및 상기 제1 IC 칩에 접속되는 제1 다이 전극을 갖는 제1 반도체 다이와 제2 IC 칩 및 상기 제2 IC 칩에 접속되는 제2 다이 전극을 갖는 제2 반도체 다이와 상기 제1 다이 전극에 전기적으로 접속되는 제1 접속부와 상기 제2 다이 전극에 전기적으로 접속되는 제2 접속부와 상기 제1 접속부에 접속된 제1 브리지 전극 및 상기 제2 접속부에 접속된 제2 브리지 전극을 갖는 브리지와 상기 제1 반도체 다이 및 상기 제2 반도체 다이를 밀봉하는 제1 밀봉체를 구비한다. 상기 제1 접속부는 상기 제1 반도체 다이와 상기 브리지 사이에 배치되고, 상기 제1 반도체 다이 및 상기 브리지의 일측에서 타측을 향하는 방향으로 연장되는 제1 기둥 형상 접속부를 포함한다. 상기 제1 접속부는 상기 제1 반도체 다이와 상기 브리지 사이에 배치되고, 상기 제1 반도체 다이 및 상기 브리지의 일측에서 타측을 향하는 방향으로 연장되는 제2 기둥 형상 접속부를 포함한다. 상기 제1 브리지 전극 및 상기 제2 브리지 전극은 상기 제1 밀봉체로부터 노출되어 있다. 상기 제1 기둥 형상 접속부 및 상기 제2 기둥 형상 접속부 각각은 상기 제1 밀봉체에 밀봉되어 있다.
본 발명의 다른 형태는 전자 장치에 관한 것이다. 전자 장치는 제1 전극을 갖는 제1 다이와 제2 전극을 갖는 제2 다이와 제1 전극에 전기적으로 접속되는 제1 접속부와 제2 전극에 전기적으로 접속되는 제2 접속부와 제1 접속부와 제2 접속부에 전기적으로 접속된 브리지를 구비한다. 제1 접속부는 브리지로부터 제1 다이를 향한 기둥 형상 접속부를 갖는다.
본 발명의 다른 형태는 전자 모듈에 관한 것이다. 전자 모듈은 상기의 전자 장치와 배선이 내부에 설치되어 있는 배선층과 배선과 전자 장치를 전기적으로 접속하는 기둥 형상의 접속부를 구비한다.
본 발명의 다른 형태는 전자 장치의 제조 방법에 관한 것이다. 전자 장치의 제조 방법은 지지체 상에 기둥 형상의 상기 지지체로부터 돌출된 기둥 형상의 기둥 형상 접속부를 포함하는 제1 접속부와 제2 접속부를 형성하는 형성 공정과 제1 접속부에 제1 다이가 갖는 제1 전극을 결합시키고, 제2 접속부에 제2 다이가 갖는 제2 전극을 결합시키는 다이 결합 공정과 제1 다이, 제2 다이, 제1 접속부를 수지에 의해 밀봉하는 밀봉 공정과 제1 접속부의 하부와 제2 접속부의 하부에 브리지를 결합시키는 브리지 결합 공정을 포함한다.
또한, 이상의 구성 요소의 임의의 조합, 본 발명의 표현을 방법, 장치, 시스템, 기록 매체, 컴퓨터 프로그램 등의 사이에서 변환한 것도 또한, 본 발명의 형태로서 유효하다.
상기 실시 형태에 따르면, IC 칩과 브리지를 보다 고밀도로 결합시킬 수 있다.
도 1은 일 실시 형태에 따른 칩 집적 시스템의 모식도이다.
도 2는 도 1에 나타내는 칩 집적체의 구성예를 나타내는 사시도이다.
도 3은 도 2에 나타내는 칩 집적체의 구성예를 나타내는 설명도이다.
도 4는 도 3에 나타내는 칩 집적 모듈 중 일부분의 구성예를 나타내는 확대 단면도이다.
도 5는 도 3에 나타내는 광 모듈의 구성예를 모식적으로 나타내는 설명도이다.
도 6은 일 실시 형태에 대한 검토예인 칩 집적 모듈의 제조 방법의 개요를 나타내는 설명도이다.
도 7은 도 4에 나타내는 칩 집적 모듈의 제조 공정의 개요를 나타내는 설명도이다.
도 8은 도 7에 나타내는 접속부 형성 공정의 상세를 나타내는 확대 단면도이다.
도 9는 도 8에 이어지는 접속부 형성 공정의 상세를 나타내는 확대 단면도이다.
도 10은 도 9에 이어지는 접속부 형성 공정의 상세를 나타내는 확대 단면도이다.
도 11은 도 10에 이어지는 접속부 형성 공정의 상세를 나타내는 확대 단면도이다.
도 12는 도 11에 이어지는 접속부 형성 공정의 상세를 나타내는 확대 단면도이다.
도 13은 도 7에 나타내는 반도체 다이 탑재 공정의 상세를 나타내는 확대 단면도이다.
도 14는 도 13에 이어지는 반도체 다이 탑재 공정의 상세를 나타내는 확대 단면도이다.
도 15는 도 14에 이어지는 반도체 다이 탑재 공정의 상세를 나타내는 확대 단면도이다.
도 16은 도 7에 나타내는 제1 밀봉 공정의 상세를 나타내는 확대 단면도이다.
도 17은 도 7에 나타내는 지지체 제거 공정의 상세를 나타내는 확대 단면도이다.
도 18은 도 7에 나타내는 접속부 노출 공정의 상세를 나타내는 확대 단면도이다.
도 19는 도 18에 이어지는 접속부 노출 공정의 상세를 나타내는 확대 단면도이다.
도 20은 도 7에 나타내는 브리지 탑재 공정의 상세를 나타내는 확대 단면도이다.
도 21은 도 20에 이어지는 브리지 탑재 공정의 상세를 나타내는 확대 단면도이다.
도 22는 도 21에 이어지는 브리지 탑재 공정의 상세를 나타내는 확대 단면도이다.
도 23은 도 7에 나타내는 제2 밀봉 공정의 상세를 나타내는 확대 단면도이다.
도 24는 도 23에 대한 변형예를 나타내는 확대 단면도이다.
도 25는 도 4에 나타내는 밀봉체에 대한 변형예를 나타내는 확대 단면도이다.
도 26은 도 4에 나타내는 밀봉체에 대한 다른 변형예를 나타내는 확대 단면도이다.
도 27은 도 4에 나타내는 밀봉체에 대한 다른 변형예를 나타내는 확대 단면도이다.
도 28은 도 4에 대한 변형예인 칩 집적 모듈의 확대 단면도이다.
도 29는 도 28에 나타내는 칩 집적 모듈의 제조 공정의 개요를 나타내는 설명도이다.
도 30은 도 29에 나타내는 절연층 형성 공정의 상세를 나타내는 확대 단면도이다.
도 31은 도 30에 이어지는 절연층 형성 공정의 상세를 나타내는 확대 단면도이다.
도 32는 도 29에 나타내는 접속부 형성 공정의 상세를 나타내는 확대 단면도이다.
도 33은 도 29에 나타내는 반도체 다이 탑재 공정의 상세를 나타내는 확대 단면도이다.
도 34는 도 33에 이어지는 반도체 다이 탑재 공정의 상세를 나타내는 확대 단면도이다.
도 35는 도 34에 이어지는 반도체 다이 탑재 공정의 상세를 나타내는 확대 단면도이다.
도 36은 도 29에 나타내는 밀봉 공정의 상세를 나타내는 확대 단면도이다.
도 37은 도 29에 나타내는 접속부 노출 공정의 상세를 나타내는 확대 단면도이다.
도 38은 도 37에 이어지는 접속부 노출 공정의 상세를 나타내는 확대 단면도이다.
도 39는 도 29에 나타내는 브리지 탑재 공정의 상세를 나타내는 확대 단면도이다.
도 40은 도 39에 이어지는 브리지 탑재 공정의 상세를 나타내는 확대 단면도이다.
도 41은 도 40에 이어지는 브리지 탑재 공정의 상세를 나타내는 확대 단면도이다.
도 42는 도 3에 나타내는 칩 집적체에 대한 변형예를 나타내는 설명도이다.
도 43은 도 3에 나타내는 칩 집적체에 대한 다른 변형예를 나타내는 설명도이다.
도 44는 도 4에 나타내는 브리지에 대한 변형예를 나타내는 단면도이다.
도 45는 도 44에 나타내는 브리지의 제조 공정 중, 배선층 형성 공정의 개요를 나타내는 단면도이다.
도 46은 도 44에 나타내는 브리지의 제조 공정 중, 배선층 전사 공정의 개요를 나타내는 단면도이다.
도 47은 도 44에 나타내는 브리지의 제조 공정 중, 지지체 제거 공정의 개요를 나타내는 단면도이다.
도 48은 도 4에 나타내는 브리지에 대한 다른 변형예를 나타내는 설명도이다.
도 49는 도 4에 대한 변형예인 칩 집적 모듈의 일부 구성을 나타내는 도면이다.
도 50은 도 49에 나타내는 칩 집적 모듈에 대한 제1 변형예에 따른 칩 집적 모듈의 구성을 나타내는 도면이다.
도 51은 도 49에 나타내는 칩 집적 모듈에 대한 제2 변형예에 따른 칩 집적 모듈의 구성을 나타내는 도면이다.
도 52는 도 49에 나타내는 칩 집적 모듈에 대한 제3 변형예에 따른 칩 집적 모듈의 구성을 나타내는 도면이다.
도 53은 도 49에 나타내는 칩 집적 모듈에 대한 제4 변형예에 따른 칩 집적 모듈의 구성을 나타내는 도면이다.
도 54는 도 49에 나타내는 칩 집적 모듈에 대한 제5 변형예에 따른 칩 집적 모듈의 구성을 나타내는 도면이다.
도 55는 다른 실시 형태에 따른 칩 집적 모듈의 제조 방법에 대하여 설명하기 위한 도면이다.
도 56은 상기 실시 형태에 따른 칩 집적 모듈의 제조 방법에 대하여 설명하기 위한 도면이다.
도 57은 상기 실시 형태에 따른 칩 집적 모듈의 제조 방법에 대하여 설명하기 위한 도면이다.
도 58은 상기 실시 형태에 따른 칩 집적 모듈의 제조 방법에 대하여 설명하기 위한 도면이다.
도 59는 상기 실시 형태에 따른 칩 집적 모듈의 제조 방법에 대하여 설명하기 위한 도면이다.
도 60은 상기 실시 형태에 따른 칩 집적 모듈의 제조 방법에 대하여 설명하기 위한 도면이다.
도 61은 도 55 내지 도 60에 나타내는 칩 집적 모듈의 제조 방법에 대한 제6 변형예에 따른 칩 집적 모듈의 제조 방법을 설명하기 위한 도면이다.
도 62는 도 55 내지 도 60에 나타내는 칩 집적 모듈의 제조 방법에 대한 제6 변형예에 따른 칩 집적 모듈의 제조 방법을 설명하기 위한 도면이다.
도 63은 도 55 내지 도 60에 나타내는 칩 집적 모듈의 제조 방법에 대한 제6 변형예에 따른 칩 집적 모듈의 제조 방법을 설명하기 위한 도면이다.
도 64는 도 55 내지 도 60에 나타내는 칩 집적 모듈의 제조 방법에 대한 제6 변형예에 따른 칩 집적 모듈의 제조 방법을 설명하기 위한 도면이다.
도 65는 도 55 내지 도 60에 나타내는 칩 집적 모듈의 제조 방법에 대한 제7 변형예에 따른 칩 집적 모듈의 제조 방법을 설명하기 위한 도면이다.
도 66은 도 55 내지 도 60에 나타내는 칩 집적 모듈의 제조 방법에 대한 제7 변형예에 따른 칩 집적 모듈의 제조 방법을 설명하기 위한 도면이다.
도 67은 도 55 내지 도 60에 나타내는 칩 집적 모듈의 제조 방법에 대한 제8 변형예에 따른 칩 집적 모듈의 제조 방법을 설명하기 위한 도면이다.
도 68은 도 55 내지 도 60에 나타내는 칩 집적 모듈의 제조 방법에 대한 제8 변형예에 따른 칩 집적 모듈의 제조 방법을 설명하기 위한 도면이다.
도 69는 도 55 내지 도 60에 나타내는 칩 집적 모듈의 제조 방법에 대한 제8 변형예에 따른 칩 집적 모듈의 제조 방법을 설명하기 위한 도면이다.
도 70은 일 실시 형태에 따른 광 모듈의 제조 방법에 대하여 설명하기 위한 도면이다.
도 71은 상기 실시 형태에 따른 광 모듈의 제조 방법에 대하여 설명하기 위한 도면이다.
도 72는 상기 실시 형태에 따른 광 모듈의 제조 방법에 대하여 설명하기 위한 도면이다.
도 73은 상기 실시 형태에 따른 광 모듈의 제조 방법에 대하여 설명하기 위한 도면이다.
도 74는 상기 실시 형태에 따른 광 모듈의 제조 방법에 대하여 설명하기 위한 도면이다.
도 75는 다른 실시 형태에 따른 칩 집적체의 제조 방법에 대하여 설명하기 위한 도면이다.
도 76은 상기 실시 형태에 따른 칩 집적체의 제조 방법에 대하여 설명하기 위한 도면이다.
도 77은 상기 실시 형태에 따른 칩 집적체의 제조 방법에 대하여 설명하기 위한 도면이다.
도 78은 상기 실시 형태에 따른 칩 집적체의 제조 방법에 대하여 설명하기 위한 도면이다.
도 79는 상기 실시 형태에 따른 칩 집적체의 제조 방법에 대하여 설명하기 위한 도면이다.
도 80은 일 실시 형태인 집적 회로 칩의 구성예를 나타내는 도면이다.
이하, 본 발명의 실시 형태에 대해서, 도면을 참조하면서 설명한다. 이하의 설명에 있어서, 반도체 기판 상에 트랜지스터나 배선 등의 회로 소자가 형성된 구조물을 IC 칩이라 칭한다. IC 칩에는 초전도 집적 회로(양자 컴퓨터) 등을 포함한다. IC 칩 주면 상에 적층된 배선층을 구비하는 구조물을 반도체 다이라 칭한다. IC 칩 상에 재 배선층이 더 형성되어 있는 경우도 있고, 그 경우, 재 배선층은 배선층에 포함된다. 복수의 반도체 다이가 밀봉체에 의해 밀봉되고, 일체화된 구조물을 칩 집적 모듈이라 칭한다. 칩 집적 모듈에는 복수의 반도체 다이를 서로 전기적으로 접속하는 브리지도 포함된다. 칩 집적 모듈을 포함하는 복수의 모듈이 일체화된 구조물을 칩 집적체라 칭한다. 칩 집적체는 칩 집적 모듈 외에, 광 모듈 등의 모듈을 포함하는 경우가 있다. 칩 집적체는 복수의 칩 집적 모듈을 포함하는 경우가 있다. 또한, 칩 집적체는 복수의 모듈을 전기적으로 접속하는 광역 배선층이나, 각 모듈에서 발생한 열을 외부에 방산시키는 기능을 구비하는 방열 기구 또는 방열 부재를 포함하는 경우가 있다. 칩 집적체 중, 방열용 부품을 제외한 부분을 집적층이라 칭한다. 이하의 설명에서는 반도체 모듈의 일례로서 칩 집적 모듈을 예로 들고 있다. 또한, 반도체 패키지의 일례로서 집적층을 예로 들고 있다.
단, 반도체 모듈의 범위 및 반도체 패키지의 범위는 상기 정의로 한정되지 않는다. 예를 들어, 후술하는 도 1에 도시한 바와 같이, 칩 집적체(10)은 칩 집적 시스템(1) 내에 내장되는 하나의 전자 부품(모듈)이다. 이 경우, 칩 집적체(10)는 칩 집적 시스템(1)에 내장되는 반도체 모듈로서 생각할 수 있다. 또한, 이하에서 설명하는 칩 집적 모듈, 집적층, 칩 집적체 각각은 IC 칩을 포함하고, 또한, 패키징된 반도체 패키지로서 유통되는 경우가 있다. 따라서, 칩 집적 모듈, 집적층, 칩 집적체의 각각의 형태를 반도체 패키지로서 생각할 수 있다.
<칩 집적 시스템>
도 1은 본 발명의 일 실시 형태에 따른 칩 집적 시스템의 모식도이다. 본 실시 형태에 따른 칩 집적 시스템(1)은 복수의 칩 집적체(10)를 구비한다. 이들 칩 집적체(10)는 광 배선(110)에 의해 서로 접속되어 있다. 광 배선은 예를 들어 다른 칩 집적체 사이를 접속하는 경우가 있으나, 칩 집적체의 규모가 큰 경우에는 칩 집적체 내의 다른 부분을 접속하는 데에 사용되는 경우도 있다. 칩 집적 시스템(1)은 예를 들어 각종 프로세서와 메모리를 고도로 집적한 인공지능시스템 등에 이용될 수 있다. 또한, 도 1에는 2개의 칩 집적체(10a, 10b)가 나타나 있으나, 칩 집적 시스템(1)은 3개 이상의 칩 집적체(10)를 구비할 수도 있고, 혹은 칩 집적 시스템(1)은 1개의 칩 집적체(10)만으로 이루어질 수도 있다.
칩 집적체(10)는 복수의 칩 집적 모듈을 내부에 구비하는 집적체이다. 칩 집적 모듈의 사이즈는 특별히 한정되지 않으나, 예를 들어 50mm×50mm 정도로부터 큰 것은 300mm×300mm 정도의 사이즈인 것을 예시할 수 있다. 여기서, 칩 집적 모듈은 복수의 IC 칩을 구비한 반도체 모듈이다. 도 1에는 칩 집적체(10)에 있어서 칩 집적 모듈이 배치되어 있는 영역이 파선으로 도시되어 있다. 도 1에 나타내는 예에서는 칩 집적 모듈이 세로로 8개, 가로로 8개 배열되어 있고, 칩 집적체(10)는 합계 64개의 칩 집적 모듈을 구비하고 있다. 단, 칩 집적체(10)가 구비하는 칩 모듈의 수는 이에 한정되지 않으며, 63개 이하인 경우, 혹은 65개 이상인 경우가 있다.
또한, 본 실시 형태에 따른 칩 집적체(10)는 광 트랜시버 모듈(이하, "광 모듈"이라 칭한다.)을 구비한다. 본 실시 형태에 따른 칩 집적체(10)는 예를 들어 6개의 광 모듈을 구비하고 있다. 도 1에 나타내는 예에서는, 칩 집적체(10a)는 광 모듈(11a, 12a, 13a, 14a, 15a, 및 16a)을 구비한다. 칩 집적체(10b)는 광 모듈(11b, 12b, 13b, 14b, 15b, 및 16b)을 구비한다. 도 1에 나타내는 광 모듈(11a 내지 16a) 및 광 모듈(11b 내지 16b) 각각은 후술하는 도 2에 나타내는 광 모듈(11 내지 16)에 대응한다. 이들 광 모듈은 동일한 칩 집적체(10)에 설치되어 있는 광 모듈, 혹은 다른 칩 집적체(10)에 설치되어 있는 광 모듈과 광 배선(110)에 의해 접속되어 있다. 광 배선의 대표예로서는 광 파이버를 들 수 있으나, 이에 한정되지 않으며, 예를 들어 광 도파로를 구비한 평면 상의 패널이나 시트, 혹은 자유 공간을 사용한 광 배선도 사용할 수 있다. 본 실시 형태에 따른 칩 집적 시스템(1)에서는 칩 집적체(10)에 있어서의 신호가 광에 의해 전달되므로, 전기 신호에 의해서만 신호가 전달되는 경우보다도 고속으로 신호가 전달된다.
<칩 집적체>
도 2는 도 1에 나타내는 칩 집적체의 구성예를 나타내는 사시도이다. 본 실시 형태에 따른 칩 집적체(10)는 집적층(반도체 패키지 또는 전자 모듈이라고도 한다)(100)과 집적층(100) 상면에 배치된 광 모듈(11 내지 16)과 집적층(100) 상면에 배치된 방열 기구(20)와 집적층(100)의 하면에 배치된 외부 단자(30)를 구비한다.
집적층(100)은 적층 구조를 갖고, 복수의 칩 집적 모듈(반도체 모듈 또는 전자 장치라고도 한다)을 갖는 층이다. 집적층(100)의 상세한 구성에 대해서는 도 3을 참조하여 후술한다.
방열 기구(20)는 칩 집적체(10)에 있어서 발생한 열을 방산하는 기구이다. 방열 기구(20)는 예를 들어 집적층(100)에 내장되는 복수의 IC 칩 및 광 모듈(11 내지 16) 각각이 갖는 IC 칩이 동작 시에 발하는 열을 방산하는 기능을 구비하고 있다. 바꾸어 말하면, 방열 기구(20)는 예를 들어 집적층(100)이 갖는 집적 회로 칩 및 광 모듈(11 내지 16)(도 2 참조)이 갖는 집적 회로 칩이 동작 시에 발하는 열을 방산할 수 있다.
외부 단자(30)는 광 모듈(11 내지 16) 중 어느 하나, 혹은 칩 집적 모듈(40)(후술하는 도 3 참조)과 전기적으로 접속되는 단자이다. 도 2에 나타내는 예에서는 외부 단자(30)는 땜납 볼이며, 전기 신호의 전송 경로의 일부분을 구성한다. 본 실시 형태에서는 외부 단자(30)를 사용하여 광 모듈이나 칩 집적 모듈에 전력을 공급하거나, 외부와의 전기 신호의 입출력에 사용하거나 하는 것이 가능하다. 외부 단자의 형상은 도 2와 같이 구상이어도 좋고, 혹은 핀 형상, 혹은 패드 형상 등의 각종 형상이어도 좋다.
도 3은 도 2에 나타내는 칩 집적체의 구성예를 나타내는 설명도이다. 도 3은 칩 집적체의 단면 구조를 나타내는 도면이지만, 보기 쉽게 하기 위하여, 해칭을 생략하고 있다. 또한, 도 3에서는 도 1에 나타내는 64개의 칩 집적 모듈 중 2개분을 도시하고 있다.
도 2에 나타내는 복수의 광 모듈(11 내지 16) 각각은 광 트랜시버, 커넥터 및 방열 부재를 구비한다. 예를 들어 도 3에 나타내는 광 모듈(13)은 광 트랜시버(130), 커넥터(132) 및 방열 부재(136)를 구비한다. 방열 부재(136)는 광 트랜시버(130) 상에 고정되는 지지판(히트 스프레더)과 지지판 상에 고정되고, 광 트랜시버(130)로부터 이격되는 방향을 향하여 돌출된 복수의 방열핀을 구비하고 있다.
광 트랜시버(130)는 광 배선(110)(도 1 참조)을 통하여 수신한 광신호를 전기 신호로 변환하는 기능 및 전기 신호를 광신호로 변환하여 광 배선(110)을 통하여 외부에 광신호를 송신하는 기능을 구비한 광전변환 부품이다. 광 트랜시버(130)의 하면에는 커넥터(132)가 접속되어 있다. 또한, 커넥터(132)는 땜납(138)을 통하여, 집적층(100)표면에 형성된 전극(140)에 접속되어 있다. 광 트랜시버(130)는 커넥터(132)를 통하여, 집적층(100)과 전기 신호의 송수신을 할 수 있다. 커넥터를 사용함으로써, 광 트랜시버의 용이한 착탈이 가능해지고, 예를 들어 광 트랜시버의 고장 시 등에 신속한 교환이 가능해진다.
또한, 광 트랜시버(130) 상면에는 방열 부재(136)가 배치되어 있다. 방열 부재(136)는 예를 들어 광 트랜시버(130) 등의 열을 방산할 수 있다. 방열 부재(136)는 작은 체적으로 큰 표면적을 실현하는 방열핀이 상면에 설치된 히트 스프레더를 구비하고 있다. 방열핀은 예를 들어 광 트랜시버(130) 등의 열을 방산할 수 있다.
방열 기구(20)는 집적층(100)표면에 배치된 지지 부재(210)에 지지되어 있다. 방열 기구(20)는 지지 부재(210)에 고정되는 지지판과 지지판 상에 고정되고, 칩 집적 모듈(40)로부터 이격되는 방향을 향하여 돌출된 복수의 방열핀을 구비하고 있다. 방열 기구(20)는 지지 부재(210)를 통하여, 집적층(100)내부(상세하게는, 칩층(104)내)에 배치된 칩 집적 모듈(40)(바꾸어 말하면, 복수의 IC 칩 각각)과 열적으로 접속되어 있다. 지지 부재(210)는 예를 들어 서멀·인터페이스·머터리얼(TIM:Thermal Interface Material)이며, 집적층(100)내부에 배치된 IC 칩과 열적으로 접속되어 있다.
도 3에 나타내는 집적층(100)은 광역 배선층(102), 칩층(104) 및 접속층(106)를 구비한다.
광역 배선층(102)은 복수의 층에 의해 구성된 적층 구조를 갖고 있는 층이다. 광역 배선층(102)이 갖는 복수의 층 각각은 배선 등의 도체 패턴과 도체 패턴을 덮는 절연층을 구비하고 있다. 절연층은 예를 들어 절연성 수지로 이루어진다. 배선 등의 도체 패턴은 바탕인 절연층 상에 형성되어 있다. 두께 방향에 있어서 서로 인접하는 층에 설치되어 있는 2개의 배선은 도체 비아에 의해 전기적으로 접속되어 있다. 도 3에 나타내는 예에서는 광역 배선층(102)은 4개의 층을 갖고 있으며, 가장 아래층(칩층(104)으로부터 가장 먼 층)에 설치되어 있는 배선 상에는 외부 단자(30)가 형성되어 있다. 또한, 광역 배선층(102)의 가장 윗층(칩층(104)에 가장 가까운 층)에 설치되어 있는 배선은 칩층(104)에 설치되어 있는 전극과 전기적으로 접속되어 있다.
칩층(104)은 절연성 밀봉체(105)와 밀봉체(105)에 매립된 각종 도체 및 기능 디바이스를 구비하는 층이다. 밀봉체(105)에는 예를 들어 도체 포스트(146) 및 복수의 칩 집적 모듈(40) 등이 매립되어 있다. 도 3에 나타내는 예에서는 도체 포스트(146)하면에는 전극(148)이 설치되어 있고, 도체 포스트(146)는 전극(148)을 통하여, 광역 배선층(102)의 가장 윗층에 배치되어 있는 배선에 전기적으로 접속되어 있다.
도 3에 나타내는 예에서는 칩 집적 모듈(40)은 도체의 톨 필러(401) 및 전극(403)을 통하여, 광역 배선층(102)의 가장 윗층에 배치되어 있는 배선에 전기적으로 접속되어 있다. 칩 집적 모듈(40)의 구성의 상세에 대해서는 도 4를 참조하여 후술한다.
접속층(106)은 집적층(100)표면에 배치된 구성 부품과 칩층(104)을 접속하는 층이다. 예를 들어, 접속층(106)은 광 트랜시버(130)를 칩층(104)의 도체 포스트(146)와 광 트랜시버(130)에 전기적으로 접속된 전극(140)을 접속하는 도체 비아(142) 및 전극(144)을 갖는다.
또한, 접속층(106)은 복수의 칩 집적 모듈(40) 각각에 열적으로 접속된 금속의 접촉부(222)를 갖고, 접촉부(222)는 방열 기구(20)의 지지 부재(210)의 내부에 설치된 결합부(220)에 접속되어 있다. 이와 같이, 본 실시 형태에 따른 칩 집적 모듈(40)은 접촉부(222) 및 결합부(220)를 통하여, 방열 기구(20)에 열적으로 접속되어 있다.
<칩 집적 모듈>
도 4는 도 3에 나타내는 칩 집적 모듈의 일부분의 구성예를 나타내는 확대 단면도이다. 도 4에 도시한 바와 같이, 본 실시 형태에 따른 칩 집적 모듈(40)은 반도체 다이(41)와 반도체 다이(42)와 반도체 다이(41) 및 반도체 다이(42)를 밀봉하는 밀봉체(45)를 구비하고 있다. 또한, 칩 집적 모듈(40)은 반도체 다이(41)와 반도체 다이(42)를 전기적으로 접속하는 브리지(43)를 구비하고 있다. 또한, 칩 집적 모듈(40)은 반도체 다이(41)와 브리지(43)를 전기적으로 접속하는 접속부(47)와 반도체 다이(42)와 브리지(43)를 전기적으로 접속하는 접속부(48)를 구비하고 있다. 접속부(47) 및 접속부(48) 각각은 밀봉체(45)에 밀봉되어 있다. 또한, 반도체 다이(41)는 접속부(49)를 통하여, 칩 집적 모듈(40)외부(예를 들어, 도 3에 나타내는 외부 단자(30))와 전기적으로 접속되어 있다.
반도체 다이(41)는 주면(411t)을 갖는 IC 칩(411) 및 IC 칩(411)의 주면(411t) 상에 적층되는 절연층(412) 및 절연층(413)을 갖는다. 반도체 다이(41)는 IC 칩(411)에 전기적으로 접속된 배선(414) 및 배선(415)을 갖는다. 또한, 반도체 다이(41)는 배선(414)에 접속된 다이 전극(416) 및 배선(415)에 접속된 다이 전극(417)을 갖고 있다. 도 4에 나타내는 예에서는 반도체 다이(41)는 2층의 절연층(412, 413)을 갖고 있다. 단, 반도체 다이(41)가 갖는 절연층의 총 수는 2층으로 한정되지 않고, 예를 들어 3층 이상의 절연층을 가질 수도 있다.
IC 칩(411)은 예를 들어 실리콘 등의 반도체 기판 및 트랜지스터나 다이오드 등의 회로 소자를 포함한다. IC 칩(411) 내의 회로 소자의 집적 형태로서는 다양한 것을 취할 수 있고, 예를 들어 IC 칩 주면(411t)에 회로 소자가 이차원적으로, 혹은 3차원적으로 형성된 것, 나아가 반도체 기판 자체가 다층으로 적층된 뒤에 각 층에 회로 소자가 형성되고, 반도체 기판을 관통하는 비아(TSV:Through Silicon Via)로 접속된 것 등, 다양한 것이 상정될 수 있다.
반도체 다이(42)는 주면(421t)을 갖는 IC 칩(421) 및 IC 칩(421)주면(421t) 상에 적층되는 절연층(422) 및 절연층(423)을 갖는다. 반도체 다이(42)는 IC 칩(421)에 전기적으로 접속된 배선(425)을 갖는다. 또한, 반도체 다이(42)는 배선(425)에 접속된 다이 전극(427)을 갖고 있다. 도 4에 나타내는 예에서는 반도체 다이(42)는 2층의 절연층(422, 423)을 갖고 있다. 단, 반도체 다이(42)가 갖는 절연층의 총 수는 2층으로 한정되지 않고, 예를 들어 3층 이상의 절연층과 2층 이상의 배선층을 가질 수도 있다. 또한, 반도체 다이(42)의 구조는 예를 들어 상기한 반도체 다이(41)의 구조와 마찬가지이다.
브리지(43)는 주면(431t)을 갖는 칩(431) 및 칩(431)의 주면(431t) 상에 적층되는 절연층(432) 및 절연층(433)을 갖는다. 브리지(43)는 절연층(432) 상에 형성된 배선(434)을 갖고 있다. 칩(431)은 예를 들어 실리콘 웨이퍼 등의 반도체 기판으로 형성되지만, 변형예로서 유리 등의 무기 재료에 의해 형성되어 있는 경우도 있다. 단, 브리지(43)가 갖는 절연층의 총 수는 2층으로 한정되지 않고, 예를 들어 3층 이상의 절연층과 2층 이상의 배선층을 갖는 경우가 있다. 또한, 칩(431)이 회로를 갖는 경우에는 배선(434)과 전기적으로 접속되어 있는 경우도 있다. 브리지(43)는 접속부(47)에 접속된 브리지 전극(436) 및 접속부(48)에 접속된 브리지 전극(437)을 갖고 있다. 브리지 전극(436)과 브리지 전극(437)은, 배선(434)을 통하여 서로 전기적으로 접속되어 있다.
본 실시 형태에 따른 브리지(43)는 필러에 의한 서스펜디드·브리지(Pillar Suspended Bridege)이다. 본 실시 형태에 따른 배선(434)은 칩(431)과 전기적으로 접속되어 있고, 배선(434) 및 칩(431)이 일체로 되어 브리지로서 기능하고 있다. 단, 후술하는 바와 같이, 브리지(43)는 반도체 다이(41)와 반도체 다이(42)를 전기적으로 접속하는 기능을 구비하고 있으면 브리지 회로로서의 기능을 달성할 수 있다. 이 때문에, 변형예로서는 칩(431)을 갖고 있지 않은 경우, 혹은 칩(431)과 배선(434)이 전기적으로 접속되어 있지 않은 경우가 있다. 또한, 도 4에 나타내는 예에서는 브리지(43)는 2층의 절연층(432, 433)을 갖고 있다. 단, 브리지(43)가 갖는 절연층의 총 수는 2층으로 한정되지 않고, 예를 들어 3층 이상의 절연층을 갖는 경우가 있다.
접속부(47)는 기둥 형상 접속부(472)를 포함한다. 도 4에 나타내는 예에서는 접속부(47)는 기둥 형상 접속부(472)와 기둥 형상 접속부(472) 및 다이 전극(417)을 접속하는 땜납층(473)과 기둥 형상 접속부(472) 및 브리지 전극(436)을 접속하는 땜납층(474)을 갖고 있다.
접속부(48)는 기둥 형상 접속부(482)를 포함한다. 도 4에 나타내는 예에서는 접속부(48)는 기둥 형상 접속부(482)와 기둥 형상 접속부(482) 및 다이 전극(427)을 접속하는 땜납층(483)과 기둥 형상 접속부(482) 및 브리지 전극(437)을 접속하는 땜납층(484)을 갖고 있다.
본 실시 형태에 있어서, 기둥 형상 접속부(472) 및 기둥 형상 접속부(482) 각각은 μm사이즈의 기둥 형상 도체("마이크로 필러"라고도 한다.)이다. 기둥 형상 접속부(472) 및 기둥 형상 접속부(482) 각각의 본체 부분은 예를 들어 구리를 주성분으로 하는 금속재료로 이루어진다. 기둥 형상 접속부(472)와 땜납층(473)과의 접합 계면 및 기둥 형상 접속부(472)와 땜납층(474)과의 접합 계면 각각에는 본체 부분보다도 산화 내성이 높은, 바꾸어 말하면 금속의 산화물 생성 자유에너지가 큰, 예를 들어 금 등의 금속재료와 예를 들어 주석을 주성분으로 하는 땜납과의 합금층이 형성되어 있다. 합금층은 기둥 형상 접속부(472)를 땜납층(473, 474)과 접합할 때에 기둥 형상 접속부와 땜납층과의 접합 계면에 형성된 금속막과 땜납층이 공정 반응함으로써 형성된 층이다. 합금층의 상세는 후술한다.
마찬가지로, 기둥 형상 접속부(482)와 땜납층(483)과의 접합 계면 및 기둥 형상 접속부(482)와 땜납층(484)과의 접합 계면 각각에는 본체 부분보다도 산화 내성이 높은, 예를 들어 금 등의 금속재료로 이루어지는 접합막이 형성되어 있다. 단, 기둥 형상 접속부(482)를 땜납층(483, 484)과 접합할 때에 접합막 근방에는 땜납층(483, 484)과의 합금층이 형성되고, 접합막의 원래의 구성 성분 자체는 땜납층 내에 확산되어 있는 상태로 되어 있는 경우도 있다.
도 4에 나타내는 예에서는 접속부(49)는 톨 필러(401)에 접속된 전극(492)과 전극(492) 및 다이 전극(426)을 접속하는 땜납층(493)을 갖고 있다. 도 4에 나타내는 예에서는 전극(492)에 접속되는 톨 필러(401)는 칩 집적 모듈(40)에 포함되지 않으므로, 점선으로 나타내고 있다. 단, 변형예로서 톨 필러(401)를 칩 집적 모듈(40)의 일부로 간주할 수도 있다.
본 실시 형태의 경우, 도 4에 나타내는 예에서는 브리지 전극(436) 및 브리지 전극(437) 각각은 밀봉체(45)와는 별체로서 형성된 밀봉체(44)에 밀봉되어 있다. 밀봉체(44)는 예를 들어 언더 필 수지이다. 단, 변형예로서, 칩(431) 및 브리지 전극(436, 437)을 일괄하여 밀봉하는 밀봉체를 사용할 수도 있다. 혹은 별도의 변형예로서, 밀봉체(44) 부분을 도 3에 나타내는 밀봉체(105)로 치환하는 경우도 있다. 도 4에 도시한 바와 같이, 접속부(47) 및 접속부(48)가 밀봉체(45)에 밀봉되고, 또한, 브리지(43)가 밀봉체(45)로부터 노출되는 구조는 이하에서 설명하는 칩 집적 모듈(40)의 제조 방법에 의해 얻어지는 구조이다. 도 4에 나타내는 구조가 얻어지는 이유의 상세에 대해서는 후술한다.
또한, 본 실시 형태에서는 브리지(43)가 칩(431)을 포함하는 반도체 다이인 예에 대하여 설명했으나, 브리지가 칩(431)을 포함하지 않고, 주로 배선(434), 그 배선이 매립된 절연층(432, 433) 및 브리지 전극(436, 437)에 의해 구성되어 있는 경우가 있다. 또한, 본 실시 형태에서는 접속부(47) 및 접속부(48) 각각은 하나의 기둥 형상 접속부(472, 482)를 갖고 있다. 단, 반도체 다이(41)와 브리지(43)의 이격 거리에 따라서는 접속부(47) 및 접속부(48) 각각이, 적층된 2개 이상의 기둥 형상 접속부를 갖고 있는 경우도 있다. 적층된 기둥 형상 접속부의 단면 형상 및 단면적은 다른 경우도 있다.
<광 모듈>
도 5는 도 3에 나타내는 광 모듈의 구성예를 모식적으로 나타내는 설명도이다. 본 실시 형태에 따른 광 모듈(13)은 주로, 광학계 기구(131), 광 트랜시버(130) 및 커넥터(132)를 구비하고 있다. 또한 광 모듈(13)은 광신호를 외부에 송신하기 위한 기구(이하, "송신 기구(13T)"라고도 한다.)와 광신호를 외부로부터 수신하기 위한 기구(이하, "수신 기구(13R)"라고도 한다.)를 갖고 있다. 도 5에서는 지면에 대하여 좌측에 송신 기구(13T)를 나타내고, 우측에 수신 기구(13R)를 나타내고 있으나, 송신 기구(13T)와 수신 기구(13R)의 위치 관계는 도 5에 나타내는 형태 이외에 다양한 변형예가 있다. 또한, 이하에서는 송신 기구(13T)의 구조를 들어 설명하고, 수신 기구(13R)의 구조 중, 송신 기구(13T)의 구조와 공통되는 부분에 대해서는 설명을 생략하는 경우가 있다.
송신 기구(13T)의 광학계 기구(131)는 광 파이버(600), 렌즈(601), 반사 기구(도 5에서는 반사경)(602) 및 렌즈(603)를 구비한다. 광 트랜시버(130)로부터 렌즈(603)에 입사한 광은 렌즈(603)를 투과하여 반사 기구(602)에 있어서 반사된다. 반사된 광은 렌즈(601)를 투과하여 광 파이버(600)에 입사한다. 이에 의해, 광신호가 광 파이버(600)를 통하여, 외부에 송신된다.
수신 기구(13R)의 광학계 기구(131)는 광 파이버(610), 렌즈(611), 반사 기구(도 5에서는 반사경)(612) 및 렌즈(613)를 구비한다. 광 파이버(610)로부터 출사된 광은 렌즈(611)를 투과하여 반사 기구(612)에 의해 반사된다. 반사된 광은 렌즈(613)를 투과하여 광 트랜시버(130)에 입사한다. 이에 의해, 광 파이버(610)가 수신한 광신호가 전기 신호로 변환되고, 각종 처리가 실시된다. 광학계 기구(131)를 구성하는 렌즈나 반사 기구에 대해서는 설계상의 요구에 기초하여 적절히 추가, 삭제가 가능하고, 예를 들어 광 파이버가 렌즈나 반사 기구를 경유하지 않고, 광 트랜시버의 광소자 칩, 경우에 따라서는 발광 소자나 수광 소자에 직접적으로 결합되는 구성도 있을 수 있다.
광 트랜시버(130)는 주로, 칩층(620), 배선층(630), 배선층(630) 상에 배치된 2개의 광소자 칩(605, 615), 발광 소자(606) 및 수광 소자(616)를 포함한다. 본 실시 형태에서는, 2개의 광소자 칩(605, 615), 발광 소자(606) 및 수광 소자(616)는 배선층(630)과 전기적으로 접속되고, 접속부는 언더 필 수지(607) 등에 의해 밀봉되어 있다. 바꾸어 말하면, 본 실시 형태에서는 2개의 광소자 칩(605, 615), 발광 소자(606) 및 수광 소자(616)는 수지 등에 의해 구성된 고정 부재(언더 필 수지(607))에 의해 고정되어 있다.
본 실시 형태에 따른 배선층(630)은 예를 들어 2층 구조에 의해 구성되어 있다. 배선층(630) 각각의 층에는 예를 들어 배선 및 전극 등의 도체 패턴이 형성되어 있다. 또한, 칩층(620)은 광소자 구동 칩(621) 및 광소자 구동 칩(622)을 구비한다. 광소자 구동 칩(621 및 622)은 광소자 칩(605) 및 광소자 칩(615)의 구동을 각각 제어하는 칩이다. 광소자 구동 칩(621 및 622)은 광소자가 적절하게 광/전기를 변환하는데 필요한 전기 신호 레벨(전압, 전류)과 광 트랜시버 외부로부터 입출되는 전기 신호 레벨을 변환하는 기능 등을 포함하고 있어도 좋다.
송신 기구의 발광 소자(606)는 광소자 칩(605) 표면에 설치되어 있고, 광소자 칩(605)으로부터 전송된 전기 신호에 따라, 광신호를 발하는 소자이다. 발광 소자(606)가 발하는 광신호는 광학계 기구(131)의 렌즈(603)에 입사한다.
광소자 칩(605)은 전극 단자(608) 및 땜납층(609)을 통하여, 배선층(630)의 상측의 층에 형성되어 있는 전극(631)에 접속되어 있고, 광소자 구동 칩(621)은 전극 단자(623) 및 땜납층(634)을 통하여, 배선층(630)의 하측의 층에 형성되어 있는 전극(633)에 접속되어 있다. 따라서, 광소자 칩(605)과 광 구동 소자 칩(621)은 배선층(630)을 통하여 전기적으로 접속되어 있다. 이 구조는 광소자 칩과 광소자 구동 칩간의, 배선층(630) 내의 대략 수직한 전기적 접속에 의해, 다 병렬 또한 단거리의 접속을 실현할 수 있다. 이것은 이차원 어레이적으로 배치된 광소자 군과 광소자 구동 칩간의 광대역 신호 전송을 가능하게 한다. 또한, 광 트랜시버의 제조 방법에 따라서는 땜납층(634)은 반드시 필요한 것은 아니다. 또한, 전극 단자(608), 도체 비아(632), 전극 단자(623)를 대략 직선 상에 배치함으로써, 광소자 칩과 광 구동 소자 칩간의 전기적 접속 경로 길이를 최소화, 기생 임피던스가 작은 우수한 전기적 접속으로 하는 것이 가능해진다.
광소자 구동 칩(621)의 하측 면에는 금속으로 구성된 금속층(629)이 형성되어 있다. 금속층(629)은 결합 부재(640)를 통하여, 커넥터(132)에 설치되어 있는 도체 비아(641)와 열적으로 접속되어 있다. 이에 의해, 광소자 구동 칩(621)이 구동 시에 발하는 열은 결합 부재(640)를 통하여, 도 5에 모식적으로 나타내는 화살표 방향(금속층(629)에서 커넥터(132)를 향하는 방향)으로 방산된다. 또한, 금속층(629)은 방열에 관하여 존재하면 바람직하나, 반드시 존재하지 않아도 효과는 얻어진다.
커넥터(132)의 도체 비아(641)는 땜납층(642)을 통하여, 접속층(106) 표면에 형성되어 있는 전극(140)과 접속되어 있다. 또한, 도 3에 도시한 바와 같이, 전극(140)은 도체 비아(142)를 통하여, 칩층(104)에 형성되어 있는 도체 포스트(146)에 접속되어 있는 전극(148)과 접속되어 있다. 이로 인해, 커넥터(132)에 방산된 열은 도체 포스트(146)를 통하여 방산된다.
광소자 구동 칩(621) 상면에는 전극 단자(624)가 형성되어 있고, 이 전극 단자(624)는 땜납층 혹은 도체 접속부(625)를 통하여, 배선층(630) 하측에 형성되어 있는 전극(626)과 접속되어 있다. 또한, 배선층(630)에는 배선(635)이 형성되어 있다. 배선(635)은 도체 비아(636)를 통하여, 광소자 구동 칩(621)에 전기적으로 접속된 전극(626)과 접속되어 있다. 또한, 배선(635)은 도체 비아(637)를 통하여, 칩층(620)에 형성된 도체 포스트(628)와 결합하고 있는 전극(627)에 접속되어 있다.
도체 포스트(628)는 결합 부재(643)를 통하여, 커넥터(132)의 도체 비아(644)와 전기적으로 접속되어 있다. 도 5에 나타내는 예에 있어서, 결합 부재(643)에서는 예를 들어 광 트랜시버(130)와 커넥터(132) 사이의 전기 신호가 서로 전송된다. 단, 변형예로서는 광 트랜시버(130)와 커넥터(132) 사이의 전기 신호의 전송 방향이 어느 일방향인 경우가 있다. 즉, 송신 기구(13T)의 경우에는 커넥터(132)로부터 광 트랜시버(130)를 향하여 전기 신호가 전송되고, 수신 기구(13R)의 경우에는 광 트랜시버(130)로부터 커넥터(132)를 향하여 전기 신호가 전송된다.
<칩 집적 모듈의 제조 방법>
이어서, 도 3 및 도 4에 나타내는 칩 집적 모듈(40)의 제조 방법에 대하여 설명한다. 본 실시 형태에 따른 칩 집적 모듈의 제조 방법을 설명하기 전에, 본원 발명자가 검토한 제조 방법의 개요에 대하여 간단하게 설명한다. 도 6은 본 실시 형태에 대한 검토예인 칩 집적 모듈의 제조 방법의 개요를 나타내는 설명도이다.
도 6에 나타내는 칩 집적 모듈의 제조 방법에서는 먼저, 도 6의 상단에 도시한 바와 같이, 복수의 반도체 다이(51)와 브리지 구조체(52)를 준비한다. 브리지 구조체(52)는 복수의 브리지(520) 및 복수의 접속부(521) 각각이, 밀봉체(523)에 의해 밀봉됨으로써 일체화된 구조체이다. 도 6에 나타내는 예에서는 복수의 톨 필러(401)가 복수의 브리지(520)와 함께 밀봉체(523)에 밀봉되어 있다.
이어서, 도 6의 중단에 도시한 바와 같이, 복수의 반도체 다이(51)를 브리지 구조체(52) 상에 탑재한다. 이때, 반도체 다이(51)의 복수의 다이 전극(511)과 브리지 구조체(52)의 복수의 접속부(521)는 각각 접합된다.
이어서, 도 6의 하단에 도시한 바와 같이, 복수의 반도체 다이(51)를 밀봉체(512)에 의해 밀봉함으로써, 복수의 반도체 다이(51) 및 브리지 구조체(52)를 일체화하여 칩 집적 모듈(50)을 얻는다.
도 6에 나타내는 검토예의 경우, 복수의 브리지 구조체(52)를 미리 일체화시켜 둠으로써, 복수의 반도체 다이(51)와 복수의 브리지(520)를 전기적으로 접속하는 작업을 효율화할 수 있다.
그러나, 도 6에 나타내는 제조 방법의 경우, 이하와 같은 염려가 있는 것을 알았다. 즉, 브리지 구조체(52)를 구성하는 밀봉체(523)의 수축 또는 팽창에 의해, 복수의 접속부(521) 각각의 위치 정밀도를 향상시키는 것이 곤란하다는 것을 알았다. 이 과제에 대한 대책으로서, 복수의 접속부(521) 각각의 접합 계면의 면적을 크게 하여, 위치 어긋남에 대하여 허용 할 수 있는 마진을 크게 하는 방법을 생각할 수 있다. 단, 이 경우에는 인접하는 접속부(521)의 배치 피치도 크게 할 필요가 있으므로, 접속부(521)의 고밀도화가 저해된다. 즉, 반도체 다이(51)와 브리지(520)를 전기적으로 접속하는 단자 부분의 고밀도화가 제약된다.
상기한 바와 같이 복수의 접속부(521) 각각의 위치 정밀도를 향상시키는 것이 곤란해지는 원인은, 밀봉체(523)의 체적이 큰 것에 기인하는 것으로 생각된다. 밀봉체(523) 내에 후술하는 바와 같은 무기 필러 입자를 혼합함으로써 밀봉체(523)의 선팽창 계수를 저감시키는 대책도 생각할 수 있으나, 그 대책에도 한계가 있다.
상기의 검토 결과에 기초하여, 본원 발명자는 본 실시 형태에 따른 칩 집적 모듈의 제조 방법을 발견하였다. 제조 방법의 상세는 후술하나, 본 실시 형태에 따른 칩 집적 모듈의 제조 방법은, 복수의 반도체 다이 및 복수의 접속부를 밀봉체에 의해 일체화시킨 구조체를 준비하고, 상기 구조체에 복수의 브리지를 각각 탑재하는 것이다. 복수의 반도체 다이 및 복수의 접속부를 일체화시킨 구조체에 있어서의 밀봉체의 체적은 도 6에 나타내는 브리지 구조체(52)에 있어서의 밀봉체(523)의 체적보다도 작게 할 수 있다. 특히, 인접하는 IC 칩 사이의 간극을 작게 함으로써, 열수축 및 열팽창의 영향을 저감시킬 수 있다. 이 결과 본 실시 형태에 따른 칩 집적 모듈의 제조 방법에 의하면, 복수의 접속부의 각각의 위치 정밀도를 향상시킬 수 있으므로, 반도체 다이와 브리지를 전기적으로 접속하는 단자 부분의 고밀도화가 실현가능하다.
이하, 본 실시 형태에 따른 칩 집적 모듈의 제조 방법의 상세를 설명한다. 도 7은 도 4에 나타내는 칩 집적 모듈의 제조 공정의 개요를 나타내는 설명도이다. 도 7에 도시한 바와 같이, 본 실시 형태의 칩 집적 모듈의 제조 방법은 접속부 형성 공정, 반도체 다이 탑재 공정, 제1 밀봉 공정, 지지체 제거 공정, 접속부 노출 공정, 브리지 탑재 공정 및 제2 밀봉 공정을 포함하고 있다.
도 7에 나타내는 접속부 형성 공정은 도 8 내지 도 12에 나타내는 각 공정을 포함하고 있다. 도 8 내지 도 12 각각은 도 7에 나타내는 접속부 형성 공정의 상세를 나타내는 확대 단면도이다. 접속부 형성 공정에서는 도 11에 도시한 바와 같이, 지지체(70) 상면(70t) 상에 상면(70t)의 면외 방향으로 연장되는 기둥 형상 접속부(472)를 포함하는 접속부(47)와 상면(70t)의 면외 방향으로 연장되는 기둥 형상 접속부(482)를 포함하는 접속부(48)를 형성한다.
상세하게는, 먼저, 도 8에 도시한 바와 같이, 상면(70t)을 갖는 지지체(70)를 준비한다. 지지체(70) 상면(70t) 상에는 박리층(71) 및 시드(seed)층(72)이 미리 형성되어 있다. 지지체(70)는 도 7에 나타내는 지지체 제거 공정까지의 각 공정에 있어서, 작업성을 손상시키지 않을 정도의 강성을 구비한 판이라면 재료는 특별히 한정되지 않는다. 예를 들어, 실리콘 웨이퍼 등의 반도체 기판, 유리나 사파이어 기판 등의 무기 재료로 이루어지는 판이나, 수지제 판 등을 예시할 수 있다. 단, 접속시의 가열에 의한 팽창을 고려하여, 지지체의 선팽창 계수는 반도체 다이의 선팽창 계수에 가까운 것이 바람직하다.
박리층(71)은 도 7에 나타내는 지지체 제거 공정에 있어서, 지지체(70)를 박리하는 것을 가능하게 하는 기능을 구비한 기능층이며, 레이저 등의 에너지 빔에 의해 박리하는 방법이나 기계적으로 박리하는 방법 등, 다양한 방법에 따라서 각종 재료의 선택이 이루어진다. 시드(seed)층(72)은 접속부(47, 48, 49) 등의 도체 부재를 도금법에 의해 형성하기 위한 바탕으로서의 시드막이다. 시드(seed)층(72)은 예를 들어 구리를 스퍼터법에 의해 박리층(71) 상에 성막함으로써 형성할 수 있다.
이어서, 도 9에 도시한 바와 같이, 지지체(70) 상면(70t) 상, 상세하게는, 시드(seed)층(72) 상에 레지스트 마스크(73)를 형성한다. 레지스트 마스크(73)에는 예를 들어 포토리소그래피 기술을 이용하여 복수의 개구부(73H)가 형성된다.
이어서, 도 10에 도시한 바와 같이, 레지스트 마스크(73)의 개구부(73H) 내에 금속막을 도금법 등에 의해 퇴적시킴으로써, 접속부(47), 접속부(48) 및 접속부(49)를 형성한다. 지지체(70) 상면(70t) 상에는 미리 시드(seed)층(72)이 형성되어 있으므로, 예를 들어 도금법에 의해 접속부(47)의 일부분인 기둥 형상 접속부(472), 접속부(48)의 일부분인 기둥 형상 접속부(482) 및 접속부(49)의 일부분인 전극(492)을 형성할 수 있다. 도 10에 나타내는 예에서는 기둥 형상 접속부(472)는 본체부(472A) 및 금속막(472B)을 구비한다. 기둥 형상 접속부(482)는 본체부(482A) 및 금속막(482B)을 구비한다. 전극(492)은 본체부(492A) 및 금속막(492B)을 구비한다. 본체부(472A, 482A, 492A) 각각은 예를 들어 구리로 이루어지고, 금속막(472B, 482B, 492B) 각각은 예를 들어 금 등, 구리보다도 산화 내성이 높은 금속재료로 이루어진다. 금속막(472B, 482B, 492B) 각각은 구리로 이루어지는 본체부(472A, 482A, 492A) 각각의 접합면의 산화를 방지하고, 후술하는 반도체 다이 탑재 공정에 있어서, 무플럭스에 의한 땜납 접합을 가능하게 하는 기능을 구비하고 있다.
이어서, 도 11에 도시한 바와 같이, 레지스트 마스크(73)(도 10 참조)를 제거한다. 레지스트 마스크(73)를 제거하면, 접속부(47, 48, 49) 각각의 측면 및 시드(seed)층(72) 상면 일부가 노출된다. 도 11의 상태에서 도 7에 나타내는 반도체 다이 탑재 공정으로 진행할 수도 있으나, 도 12에 도시한 바와 같이, 접속부(47, 48, 49) 각각의 측면 및 시드(seed)층(72)의 노출면에 산화 피막(72A)을 형성하는 공정을 포함하고 있는 것이 바람직하다. 산화 피막(72A)을 반도체 다이 탑재 공정 전에 형성해 둠으로써, 반도체 다이 탑재 공정에 있어서 땜납이 접속부의 측면으로 번져, 접합 형상이 불안정한 것을 방지할 수 있다. 접속부(47, 48, 49) 각각의 측면 및 시드(seed)층(72)의 노출면에 산화 피막(72A)을 형성하는 공정을 포함하고 있을 경우, 도 4에 도시한 바와 같이, 접속부(47, 48, 49) 각각의 측면은 산화 피막(72A)으로 덮여 있다. 본 공정에 있어서, 산화 피막(72A)을 형성하지 않을 경우에는 예를 들어 후술하는 도 24와 같이, 도 4에 나타내는 산화 피막(72A)이 형성되어 있지 않을 경우도 있다.
산화 피막(72A)을 형성하는 방법은 예를 들어 이하의 방법을 들 수 있다. 예를 들어, 도 10에 나타내는 레지스트 마스크(73)를 제거한 상태에서, 도 12에 나타내는 산화 피막(72A)이 형성될 때까지의 동안, 산소를 포함하는 분위기 중에 폭로시키는 방법이 있다. 또한, 보다 단시간에 산화 피막(72A)을 형성하는 방법으로서는 산소를 포함하는 분위기 중에서 접속부(47, 48, 49) 각각의 측면 및 시드(seed)층(72)의 노출면을 가열하는 방법을 들 수 있다. 또한, 도 12에서는 보기 쉽게 하기 위하여, 산화 피막(72A)을 두껍게 나타내고 있으나, 산화 피막(72A)은 접속부(47, 48, 49) 각각의 측면 및 시드(seed)층(72)의 노출면에 얇게 형성되어 있으면 충분하다.
도 7에 나타내는 반도체 다이 탑재 공정은 도 13 내지 도 15에 나타내는 각 공정을 포함하고 있다. 도 13 내지 도 15 각각은 도 7에 나타내는 반도체 다이 탑재 공정의 상세를 나타내는 확대 단면도이다. 반도체 다이 탑재 공정에서는 도 15에 도시한 바와 같이, IC 칩(411) 및 IC 칩(411)에 접속되는 다이 전극(417)을 갖는 반도체 다이(41)와 IC 칩(421) 및 IC 칩(421)에 접속되는 다이 전극(427)을 갖는 반도체 다이(42)를 준비한다. 또한, 반도체 다이 탑재 공정에서는 접속부(47) 상에 다이 전극(417)이 배치되고, 또한, 접속부(48) 상에 다이 전극(427)이 배치되도록, 반도체 다이(41) 및 반도체 다이(42) 각각을 지지체(70) 상에 탑재한다.
상세하게는, 먼저, 도 13에 도시한 바와 같이, 반도체 다이(41) 및 반도체 다이(42)를 준비한다. 반도체 다이(41) 및 반도체 다이(42)의 상세한 구조는 이미 도 4를 사용하여 설명한 바와 같으므로 중복되는 설명은 생략한다. 이어서, 도 13에 도시한 바와 같이, 접속부(47) 상에 다이 전극(417)이 배치되고, 또한, 접속부(48) 상에 다이 전극(427)이 배치되도록, 반도체 다이(41) 및 반도체 다이(42) 각각과 지지체(70)와의 위치 정렬을 행한다. 반도체 다이(41)의 다이 전극(417)에는 땜납층(473)이 형성되어 있다. 반도체 다이(41)의 다이 전극(416)에는 땜납층(493)이 형성되어 있다. 반도체 다이(42)의 다이 전극(427)에는 땜납층(483)이 형성되어 있다.
이어서, 도 14에 도시한 바와 같이, 반도체 다이(41)의 다이 전극(417)은 땜납층(473)을 통하여 접속부(47)에 가압된다. 이때, 반도체 다이(41)의 다이 전극(416)은 땜납층(493)을 통하여 접속부(49)에 가압된다. 마찬가지로, 반도체 다이(42)의 다이 전극(427)은 땜납층(483)을 통하여 접속부(48)에 가압된다. 본 공정에 있어서, 땜납층(473)과 접속부(47)의 기둥 형상 접속부(472)는, 고상 확산 접합에 의해 가접합된다. 마찬가지로, 땜납층(493)과 접속부(49)의 전극(492)은, 고상 확산 접합에 의해 가접합된다. 마찬가지로, 땜납층(483)과 접속부(48)의 기둥 형상 접속부(482)는, 고상 확산 접합에 의해 가접합된다.
이어서, 도 14에 나타내는 땜납층(473)과 기둥 형상 접속부(472)의 금속막(472B)과의 접합 계면, 땜납층(493)과 전극(492)의 금속막(492B)과의 접합 계면 및 땜납층(483)과 기둥 형상 접속부(482)의 금속막(482B)과의 접합 계면 각각을, 땜납의 용융 온도까지 가열하여 이를 유지한다. 이에 의해, 각 접합 계면에 액상을 발생시킬 수 있다. 도 15에 도시한 바와 같이, 각 접합 계면에는 합금층(472D), 합금층(482D) 및 합금층(492D)이 형성된다. 액상이 발생한 온도를 유지하면, 액상 중의 원소가 합금층측으로 확산함으로써 액상의 융점이 상승한다. 이 결과 액상 부분이 응고한다. 이러한 접합 방식은 액상 확산 접합이라고 불린다. 본 실시 형태와 같이, 고상 확산 접합에 의한 가접합과 액상 확산 접합에 의한 접합을 조합하는 경우, 땜납을 사용한 접합 공정에 있어서, 플럭스를 사용하지 않고 견고하고 열적으로 안정된 접합 상태를 실현할 수 있다. 플럭스를 사용한 리플로우 접합 방식의 경우, 본 실시예와 같은 미세한 접합에 있어서는 접합부 주변에 플럭스 잔사가 남을 가능성이 높다. 한편, 본 실시 형태의 경우에는 플럭스 잔사가 잔류되지 않으므로, 이를 세정하는 공정을 생략할 수 있다. 또한 플럭스 잔사를 세정하여 제거하는 공정은 접속부가 미세화되고, 고밀도화 됨으로써 곤란해진다. 본 실시 형태의 경우, 플럭스 잔사를 세정할 필요가 없으므로, 접속부의 미세화나 고밀도화를 실현할 수 있다. 또한, 접합부의 사이즈나 배치에 따라서는, 접합 프로세스의 선택지로서, 상기 이외에도 통상의 땜납 접합(경납땜)이나, 플럭스를 사용한 땜납 접합, 금속끼리의 고상 확산 접합을 사용하는 경우도 있다.
땜납 접합을 행할 때에, 각 땜납층의 땜납 성분이, 기둥 형상 접속부의 측면으로 번지는 것을 억제하는 것이 바람직하다. 기둥 형상 접속부의 측면이나 시드(seed)층(72) 상면에 땜납 성분이 번지면, 접합부의 형상이 안정되지 않기 때문에, 혹은 시드(seed)층이나 박리층에 땜납이 악영향을 미칠 가능성이 높기 때문이다. 본 실시 형태의 경우, 상기한 바와 같이, 기둥 형상 접속부의 측면 및 시드(seed)층(72)의 노출면에는 산화 피막(72A)이 형성되어 있다. 이 경우, 땜납 성분의 번짐을 억제할 수 있으므로, 소량의 땜납에 의해 다이 전극과 접속부를 접합할 수 있다.
도 7에 나타내는 제1 밀봉 공정에서는 반도체 다이 탑재 공정 후, 도 16에 도시한 바와 같이, 반도체 다이(41), 반도체 다이(42), 접속부(47) 및 접속부(48)를, 밀봉체(45)에 의해 밀봉한다. 도 16은 도 7에 나타내는 제1 밀봉 공정의 상세를 나타내는 확대 단면도이다. 본 공정에서는 반도체 다이(41), 반도체 다이(42), 접속부(47) 및 접속부(48)를, 밀봉체(45)에 의해 일체화한다. 또한, 도 16에 나타내는 예에서는 접속부(49)도 밀봉체(45)에 의해 밀봉된다. 밀봉체(45)는 예를 들어 열경화성수지 등을 포함하는 수지 재료를 예시할 수 있다. 밀봉체(45)의 변형예로서, 후술하는 바와 같이, 수지에 다수의 무기 필러 입자를 함유시키는 경우가 있다.
도 4에 나타내는 칩 집적 모듈(40)에 있어서, 반도체 다이(41)와 반도체 다이(42)의 이격 거리는 좁다. 예를 들어, 도 16에 나타내는 예에서는 반도체 다이(41)와 반도체 다이(42)의 이격 거리(G1)는 지지체(70) 상면(70t)으로부터 반도체 다이(41)의 다이 전극(416, 417)을 제외한 부분까지의 최단 거리(G2)보다도 짧다. 또한, 반도체 다이(41) 및 반도체 다이(42)의 대부분을 차지하는 IC 칩은 밀봉체(45)와 비교하여 선팽창 계수가 매우 낮은 반도체재료로 이루어진다. 이로 인해, 밀봉체(45)가 열팽창이나 열수축을 한 경우에도, 다이 전극(416, 417, 427) 각각의 위치는 그 영향을 받기 어렵다. 또한, 접속부(47, 48, 49) 각각은 제1 밀봉 공정 전에, 이미 반도체 다이(41) 또는 반도체 다이(42)에 고정되어 있다. 이로 인해, 접속부(47, 48, 49) 각각은 밀봉체(45)에 의해 밀봉되어 있는 경우에도 높은 위치 정밀도를 유지할 수 있다. 따라서, 도 6을 사용하여 설명한, 브리지 구조체(52)의 복수의 접속부(521) 각각의 위치 정밀도를 향상시키는 것이 곤란하다고 하는 과제는 본 실시 형태의 경우에는 발생하기 어렵다.
도 7에 나타내는 지지체 제거 공정에서는 제1 밀봉 공정 후, 도 17에 도시한 바와 같이, 지지체(70)(도 16 참조)를 제거한다. 도 17은 도 7에 나타내는 지지체 제거 공정의 상세를 나타내는 확대 단면도이다. 본 공정에서는 박리층(71)에 레이저 등으로 에너지를 부여함으로써, 박리층(71)을 분해(어블레이션)시킴으로써, 박리층(71)에 의한 지지체에의 접착을 대폭으로 저하시킴으로써, 지지체(70)를 용이하게 박리시킬 수 있다. 지지체 제거 공정에서는 이외에 기계적인 응력에 의해 박리층에 있어서 박리를 행하는 것도 가능하다.
도 7에 나타내는 접속부 노출 공정에서는 지지체 제거 공정 후, 도 18에 도시한 바와 같이, 기둥 형상 접속부(472)의 일부분(하면) 및 기둥 형상 접속부(482)의 일부분(하면)을 각각 밀봉체(45)로부터 노출시킨다. 도 18은 도 7에 나타내는 접속부 노출 공정의 상세를 나타내는 확대 단면도이다. 본 공정에서는 예를 들어 에칭에 의해, 도 17에 나타내는 박리층(71), 시드(seed)층(72)을 제거한다. 또한, 본 공정에서는 도 17에 나타내는 산화 피막(72A) 중, 시드(seed)층(72) 상면에 형성된 부분을 제거한다. 도 18에 나타내는 예에서는 본 공정에서는 전극(492)의 일부분(하면)도 밀봉체(45)로부터 노출한다.
본 공정에서는 도 19에 도시한 바와 같이, 접속부를 밀봉체(45)로부터 노출시킨 후, 각 접속부의 노출면에 금속막(472C, 482C, 492C)을 형성하는 것이 바람직하다. 도 19는 도 18에 이어지는 접속부 노출 공정의 상세를 나타내는 확대 단면도이다. 도 19에 도시한 바와 같이, 본 공정에서는 기둥 형상 접속부(472)의 밀봉체(45)로부터의 노출면에 금속막(472C)이 형성된다. 마찬가지로, 기둥 형상 접속부(482)의 밀봉체(45)로부터의 노출면에 금속막(482C)이 형성된다. 전극(492)의 밀봉체(45)로부터의 노출면에 금속막(492C)이 형성된다. 금속막(472C, 482C, 492C) 각각은 구리로 이루어지는 본체부(472A, 482A, 492A) 각각의 접합면의 산화를 방지하는 기능과 후술하는 반도체 다이 탑재 공정에 있어서, 주석을 주성분으로 하는 땜납 사이에서 공정 반응함으로써, 저온 프로세스에서의 접합을 가능하게 하는 기능을 구비하고 있다. 예를 들어, 금속막(472C, 482C, 492C) 각각은 금속막(472B, 482B, 492B) 각각과 마찬가지로, 본체부(472A, 482A, 492A)의 재료보다도 산화 내성이 높은 금속재료(예를 들어, 금 등)로 이루어진다. 상기의 기능을 구비하는 금속재료의 예로서, 금을 예시할 수 있다. 금속막(472C, 482C, 492C)을 설치함으로써, 도 7에 나타내는 브리지 탑재 공정에 있어서, 상기 땜납 접합을 행할 수 있다.
도 7에 나타내는 브리지 탑재 공정은 도 20 내지 도 22에 나타내는 각 공정을 포함하고 있다. 도 20 내지 도 22 각각은 도 7에 나타내는 브리지 탑재 공정의 상세를 나타내는 확대 단면도이다. 브리지 탑재 공정에서는 도 22에 도시한 바와 같이, 접속부(47)에 접속되는 브리지 전극(436) 및 접속부(48)에 접속되는 브리지 전극(437)을 포함하는 브리지(43)를 준비한다. 또한, 브리지 탑재 공정에서는 접속부 노출 공정 후, 기둥 형상 접속부(472) 상에 브리지 전극(436)이 배치되고, 또한, 기둥 형상 접속부(482) 상에 브리지 전극(437)이 배치되도록, 브리지(43)를 밀봉체(45)로 밀봉된 구조체에 탑재한다.
상세하게는, 먼저, 도 20에 도시한 바와 같이, 브리지(43)를 준비한다. 브리지(43)의 상세한 구조는 이미 도 4를 사용하여 설명한 바와 같으므로 중복되는 설명은 생략한다. 이어서, 도 20에 도시한 바와 같이, 기둥 형상 접속부(472) 상에 브리지 전극(436)이 배치되고, 또한, 기둥 형상 접속부(482) 상에 브리지 전극(437)이 배치되도록, 브리지(43)와 밀봉체(45)로 밀봉된 구조체와의 위치 정렬을 행한다. 브리지 전극(436)에는 땜납층(474)이 형성되어 있다. 브리지 전극(437)에는 땜납층(484)이 형성되어 있다.
이어서, 도 21에 도시한 바와 같이, 브리지(43)의 브리지 전극(436)은 땜납층(474)을 통하여 접속부(47)의 기둥 형상 접속부(472)에 가압된다. 이때, 브리지(43)의 브리지 전극(437)은 땜납층(484)을 통하여 접속부(48)의 기둥 형상 접속부(482)에 가압된다. 본 공정에 있어서, 땜납층(474)과 접속부(47)의 기둥 형상 접속부(472)(상세하게는, 기둥 형상 접속부(472)의 금속막(472C))는 고상 확산 접합에 의해 가접합된다. 마찬가지로, 땜납층(484)과 접속부(48)의 기둥 형상 접속부(482)(상세하게는, 기둥 형상 접속부(482)의 금속막(482C))는 고상 확산 접합에 의해 가접합된다.
이어서, 도 21에 나타내는 땜납층(474)과 기둥 형상 접속부(472)의 금속막(472C)과의 접합 계면 및 땜납층(484)과 기둥 형상 접속부(482)의 금속막(482C)과의 접합 계면을 액상 확산 접합에 의해 접합한다. 액상 확산 접합 방법은 상기한 바와 같으므로 중복되는 설명은 생략한다. 액상 확산 접합함으로써, 도 21에 나타내는 금속막(472C, 482C) 각각은 도 22에 나타내는 바와 같이, 땜납층의 주성분인 주석과 금속막의 재료(예를 들어, 금)와의 공정 반응에 의해 형성된 합금층(472E, 482E)이 된다. 또한, 상술한 반도체 다이 탑재 공정을 포함하고, 플럭스 잔사를 세정하는 것이 가능하면, 상기한 고상 확산 접합 및 액상 확산 접합의 조합 대신에, 플럭스를 사용한 땜납 리플로우 처리를 행할 수도 있다.
단, 본 실시 형태와 같이, 브리지 탑재 공정에 있어서, 기둥 형상 접속부(472, 782)와 다이 전극(417, 427)을 접합하는 땜납층(473, 483)이 이미 밀봉체(45)로 밀봉되어 있는 경우, 밀봉된 땜납층(473, 483)의 용융을 방지하는 관점에서, 액상 확산 접합을 적용하는 것이 특히 바람직하다. 액상 확산 접합이라면, 땜납층(473, 483)의 융점보다도 낮은 온도에서 땜납층(474)과 기둥 형상 접속부(472)의 계면 및 땜납층(484)과 기둥 형상 접속부(482)의 계면 각각을 접합시킬 수 있다.
도 7에 나타내는 제2 밀봉 공정에서는 브리지 탑재 공정 후, 도 23에 도시한 바와 같이, 브리지 전극(436) 및 브리지 전극(437)을, 밀봉체(44)로 밀봉한다. 도 23은 도 7에 나타내는 제2 밀봉 공정의 상세를 나타내는 확대 단면도이다. 도 23에 나타내는 예의 경우, 밀봉체(44)는 브리지(43)와 밀봉체(45) 사이에 매립되는 언더 필 수지이다. 브리지 전극(436) 및 브리지 전극(437)을, 밀봉체(44)로 밀봉함으로써 밀봉체(45)로부터 노출되는 기둥 형상 접속부(472, 482)의 일부분을 보호할 수 있다.
단, 도 23에 나타내는 형태에는 다양한 변형예가 있다. 예를 들어, 도 7에 나타내는 제2 밀봉 공정을 생략하고, 도 22에 나타내는 상태의 반도체 모듈을 제품으로서 출하하는 경우가 있다. 혹은 도 24에 변형예로서 나타내는 바와 같이, 도체의 톨 필러(401)와 함께, 브리지 전극(436) 및 브리지 전극(437)을, 밀봉체(105)에 의해 밀봉하는 경우가 있다. 이 밀봉 공정은 일반적으로 몰드·언더 필(MUF)로 불린다. 이 변형예의 경우, 제2 밀봉 공정 전에, 톨 필러(401)를 형성하는 공정이 필요하게 된다. 예를 들어, 톨 필러를 형성하는 공정은 접속부 노출 공정 후, 또한, 브리지 탑재 공정 전에 행하는 것이 바람직하다. 톨 필러(401)의 형성 방법으로서는 도 8 내지 도 12를 사용하여 설명한, 접속부 형성 공정과 마찬가지로 행할 수 있다. 즉, 도 24에 나타내는 밀봉체(45)의 하면(45b) 상에 레지스트 마스크를 형성한다. 레지스트 마스크는 접속부(49)의 일부분과 겹치는 위치에 개구부가 형성된다. 이 마스크의 개구부 내에 금속막을 도금법 등에 의해 퇴적시킴으로써, 톨 필러(401)를 형성한다. 이 경우, 톨 필러(401)는 전극(492) 상에 직접적으로 형성된다.
도 24에 나타내는 변형예의 경우, 도 3에 나타내는 칩층(104) 전체, 집적층(100) 전체, 혹은 칩 집적체(10) 전체를 반도체 모듈로 간주할 수도 있다.
도 7에 도시한 바와 같이, 제1 밀봉 공정에 의해 복수의 반도체 다이를 일체화시킨 후, 브리지 탑재 공정을 행하는 제조 방법의 경우, 복수의 다이 전극 및 복수의 접속부 각각을, 높은 위치 정밀도로 배치할 수 있으므로, IC 칩과 브리지를 보다 고밀도로 결합시킬 수 있다. 또한, 도 4를 사용하여 설명한 바와 같이, 접속부(47), 접속부(48), 반도체 다이(41) 및 반도체 다이(42) 각각이, 하나의 밀봉체(45)에 의해 밀봉된 구조는 도 7 내지 도 24를 사용하여 설명한 제조 방법으로 제조된 것에 의해 얻어지는 구조이다.
<밀봉체의 변형예>
이어서, 도 4에 나타내는 밀봉체(45) 및 밀봉체(44)에 따른 변형예에 대하여 설명한다. 도 25 내지 도 27 각각은 도 4에 나타내는 밀봉체에 대한 변형예를 나타내는 확대 단면도이다.
도 25에 나타내는 칩 집적 모듈(40A)은 밀봉체(45A) 및 밀봉체(44A)가 도 4에 나타내는 칩 집적 모듈(40)과 상이하다. 밀봉체(45A)는 복수의 필러 입자(451)를 포함하고, 밀봉체(44A)는 복수의 필러 입자(441)를 포함하고 있다. 복수의 필러 입자(451)의 평균 입경은 복수의 필러 입자(441)의 평균 입경보다 크다. 본 변형예와 같이, 밀봉체(45A)가 평균 입경이 큰 복수의 필러 입자(451)를 포함하고 있는 것에 의해, 밀봉체(45A) 전체로서의 선팽창 계수를 저하시킬 수 있다. 이 결과 도 7 및 도 20 내지 도 22를 사용하여 설명한 브리지 탑재 공정에 있어서, 접속부(47) 및 접속부(48)의 위치 정밀도를 더욱 향상시킬 수 있다. 또한, 복수의 필러 입자(451)는 도 7에 사용하는 제1 밀봉 공정에 있어서 사용하는 밀봉 수지 중에 미리 혼합되어 있다. 마찬가지로, 복수의 필러 입자(441)는 도 7에 나타내는 제2 밀봉 공정에 있어서 사용하는 밀봉 수지 중에 미리 혼합되어 있다.
도 26에 나타내는 칩 집적 모듈(40B)은 밀봉체(45B) 및 밀봉체(44B)가 도 4에 나타내는 칩 집적 모듈(40)과 상이하다. 밀봉체(45B)는 복수의 필러 입자(452)를 포함하고, 밀봉체(44)는 복수의 필러 입자(442)를 포함하고 있다. 밀봉체(45B)에의 복수의 필러 입자(452)의 충전율은 밀봉체(44B)에의 복수의 필러 입자(442)의 충전율보다 크다. "휠라 입자(452)의 충전율"은 수지(453) 및 복수의 필러 입자(452)를 포함하는 밀봉체(45B) 전체의 체적에 포함되는 복수의 필러 입자(452)의 체적 합계값으로서 규정된다. "휠라 입자(442)의 충전율"은 절연 수지(443) 및 복수의 필러 입자(442)를 포함하는 밀봉체(44B) 전체의 체적에 포함되는 복수의 필러 입자(442)의 체적 합계값으로서 규정된다.
단, 충전율을 산출할 경우에는 예를 들어 밀봉체(45A) 중, 무작위로 결정되는 2군데 이상의 영역의 단면을 촬상하고, 촬상된 범위 각각에 있어서, 밀봉체(45A)의 단면적에 차지하는 필러 입자(452)의 단면적 비율을 계측하고, 각 영역의 평균값을 "휠라 입자(452)의 충전율"로 간주할 수 있다. "휠라 입자(442)의 충전율"에 대해서도 마찬가지이다. 본 변형예와 같이, 밀봉체(45B)에 있어서의 복수의 필러 입자(452)의 충전율을 크게 함으로써, 밀봉체(45B) 전체로서의 선팽창 계수를 저하시킬 수 있다. 이 결과 도 7 및 도 20 내지 도 22를 사용하여 설명한 브리지 탑재 공정에 있어서, 접속부(47) 및 접속부(48)의 위치 정밀도를 더욱 향상시킬 수 있다. 또한, 복수의 필러 입자(452)는 도 7에 사용하는 제1 밀봉 공정에 있어서 사용하는 밀봉 수지 중에 미리 혼합되어 있다. 마찬가지로, 복수의 필러 입자(442)는 도 7에 나타내는 제2 밀봉 공정에 있어서 사용하는 밀봉 수지 중에 미리 혼합되어 있다.
도 27에 나타내는 칩 집적 모듈(40C)은 밀봉체(45B)가 도 4에 나타내는 칩 집적 모듈(40)과 상이하다. 밀봉체(45B)는 복수의 필러 입자(452)를 포함하고, 밀봉체(44)는 필러 입자를 포함하지 않는 절연 수지(443)이다. 본 변형예와 같이, 밀봉체(44) 중의 필러 입자의 유무에 의하지 않고, 밀봉체(45B) 중에 필러 입자가 포함되어 있으면, 밀봉체(45B) 전체로서의 선팽창 계수를 저하시킬 수 있다. 이 결과 도 7 및 도 20 내지 도 22를 사용하여 설명한 브리지 탑재 공정에 있어서, 접속부(47) 및 접속부(48)의 위치 정밀도를 더욱 향상시킬 수 있다.
<제조 방법의 변형예>
이어서, 도 7 내지 도 23을 사용하여 설명한 칩 집적 모듈(40)의 제조 방법에 대한 변형예에 대하여 설명한다. 도 28은 도 4에 대한 다른 변형예인 칩 집적 모듈의 확대 단면도이다. 도 28에 나타내는 칩 집적 모듈(40D)은 접속부(47) 및 접속부(48)가 절연층(81)에 밀봉되고, 반도체 다이(41)의 다이 전극(416, 417) 및 반도체 다이(42)의 다이 전극(427) 각각은 절연층(81)에 밀착하는 절연층(82)에 밀봉되어 있는 점에서, 도 4에 나타내는 칩 집적 모듈(40)과 상이하다. 또한, 칩 집적 모듈(40D)은 브리지(43)의 브리지 전극(436) 및 브리지 전극(437) 각각이, 절연층(81)과 밀착하는 절연층(84)에 밀봉되어 있는 점에서, 도 4에 나타내는 칩 집적 모듈(40)과 상이하다.
이하에, 도 28에 나타내는 칩 집적 모듈(40D)의 제조 방법에 대하여 설명한다. 이하의 설명에 있어서, 도 7 내지 도 23을 사용하여 설명한 칩 집적 모듈(40)의 제조 방법과의 차이점을 중심으로 설명하고, 공통되는 공정에 대해서는 설명을 생략하는 경우가 있다. 도 29는 도 28에 나타내는 칩 집적 모듈의 제조 공정의 개요를 나타내는 설명도이다. 도 29에 도시한 바와 같이, 본 변형예의 칩 집적 모듈의 제조 방법은 절연층 형성 공정, 접속부 형성 공정, 반도체 다이 탑재 공정, 밀봉 공정, 지지체 제거 공정, 접속부 노출 공정 및 브리지 탑재 공정을 포함하고 있다.
도 29에 나타내는 절연층 형성 공정은 도 30 및 도 31에 나타내는 각 공정을 포함하고 있다. 도 30 및 도 31 각각은 도 29에 나타내는 절연층 형성 공정의 상세를 나타내는 확대 단면도이다. 절연층 형성 공정에서는 도 30에 도시한 바와 같이, 지지체(70) 상면(70t) 상에 절연층(81)을 형성한 후, 도 31에 도시한 바와 같이, 절연층(81)에 개구부(81H1) 및 개구부(81H2)를 형성한다. 도 31에 나타내는 예에서는 도 28에 나타내는 접속부(49)를 형성하기 위한 개구부(81H3)가 함께 형성되어 있다. 절연층(81)은 후술하는 반도체 다이 탑재 공정에 있어서, 도 28에 나타내는 절연층(82)에 접합된다. 이 때문에 절연층(82)에 사용하는 절연 재료에는 전기적인 절연 특성 외에, 내열성이 높은 재료를 사용하는 것이 바람직하다. 이러한 재료로서, 예를 들어 폴리이미드나 PBO(폴리벤조옥사졸) 등의 유기 절연 재료를 예시할 수 있다. 도 30 및 도 31에 나타내는 지지체(70), 박리층(71) 및 시드(seed)층(72) 각각은 도 8을 사용하여 이미 설명한 바와 같으므로, 중복되는 설명을 생략한다.
도 29에 나타내는 접속부 형성 공정에서는 도 32에 도시한 바와 같이, 개구부(81H1) 내에 형성되는 기둥 형상 접속부(472)를 포함하는 접속부(47)와 개구부(81H2) 내에 형성되는 기둥 형상 접속부(482)를 포함하는 접속부(48)를 형성한다. 도 32는 도 29에 나타내는 접속부 형성 공정의 상세를 나타내는 확대 단면도이다. 도 32에 나타내는 예에서는 개구부(81H3) 내에는 접속부(49)를 구성하는 전극(492)이 형성된다. 본 변형예의 경우, 도 10을 사용하여 설명한 레지스트 마스크(73) 대신에, 절연층(81)을 마스크로서 사용하고 있는 점에서, 도 10을 사용하여 설명한 제조 방법과 상이하다. 기둥 형상 접속부(472, 482) 및 전극(492) 각각의 구조는 도 10을 사용하여 설명한 바와 같으므로, 중복되는 설명을 생략한다.
상기한 바와 같이, 본 변형예의 경우, 절연층(81)을 마스크로 하여 접속부(47, 48, 49)를 형성한다. 따라서, 도 11을 사용하여 설명한 레지스트 마스크(73)를 제거하는 공정 및 도 12를 사용하여 설명한 산화 피막(72A)을 형성하는 공정은 본 변형예의 경우에는 적용되지 않는다.
도 29에 나타내는 반도체 다이 탑재 공정은 도 33 내지 도 35에 나타내는 각 공정을 포함하고 있다. 도 33 내지 도 35 각각은 도 29에 나타내는 반도체 다이 탑재 공정의 상세를 나타내는 확대 단면도이다. 반도체 다이 탑재 공정에서는 도 35에 도시한 바와 같이, IC 칩(411) 및 IC 칩(411)에 접속되는 다이 전극(417)을 갖는 반도체 다이(41)와 IC 칩(421) 및 IC 칩(421)에 접속되는 다이 전극(427)을 갖는 반도체 다이(42)를 준비한다. 또한, 반도체 다이 탑재 공정에서는 접속부(47) 상에 다이 전극(417)이 배치되고, 또한, 접속부(48) 상에 다이 전극(427)이 배치되도록, 반도체 다이(41) 및 반도체 다이(42) 각각을 지지체(70) 상에 탑재한다.
상세하게는, 먼저, 도 33에 도시한 바와 같이, 반도체 다이(41) 및 반도체 다이(42)를 준비한다. 본 변형예에서는 반도체 다이(41) 상면(다이 전극 형성면)에 절연층(82)이 형성되고, 반도체 다이(42) 상면(다이 전극 형성면)에 절연층(83)이 형성되어 있는 점에서, 도 13 내지 도 15를 사용하여 설명한 반도체 다이 탑재 공정과 상이하다. 절연층(82)은 본 공정에 있어서 절연층(81)과 접합되는 절연층이다. 절연층(82, 83)의 재료는 절연층(81)과의 접합성을 고려하면, 절연층(81)과 동일한 재료로 이루어지는 것이 특히 바람직하다. 반도체 다이(41) 및 반도체 다이(42)의 상기 차이점 이외의 상세한 구조는 이미 도 4를 사용하여 설명한 바와 같으므로 중복되는 설명은 생략한다.
이어서, 도 33에 도시한 바와 같이, 접속부(47) 상에 다이 전극(417)이 배치되고, 또한, 접속부(48) 상에 다이 전극(427)이 배치되도록, 반도체 다이(41) 및 반도체 다이(42) 각각과 지지체(70)와의 위치 정렬을 행한다. 반도체 다이(41)의 다이 전극(417)에는 땜납층(473)이 형성되어 있다. 반도체 다이(42)의 다이 전극(427)에는 땜납층(483)이 형성되어 있다. 또한, 본 변형예의 경우, 도 29에 기재되는 밀봉 공정에서는 접속부(47), 접속부(48) 및 접속부(49)의 각각에 밀봉체(45)가 접촉하지 않는다. 이로 인해, 다이 전극(416)과 비교하여 상대적으로 면적이 큰 전극(492)의 접합면에 땜납층(493)이 형성되어 있는 것이 바람직하다. 이에 의해, 반도체 다이 탑재 공정 후, 땜납층(493) 주위의 공극의 체적을 작게 할 수 있다. 한편, 다이 전극(416)의 접합면의 산화를 방지하는 관점에서는 다이 전극(416)에도 땜납층이 형성되어 있는 것이 바람직하다.
이어서, 도 34에 도시한 바와 같이, 반도체 다이(41)의 다이 전극(417)은 땜납층(473)을 통하여 접속부(47)에 가압된다. 이때, 반도체 다이(41)의 다이 전극(416)은 땜납층(493)에 가압된다. 마찬가지로, 반도체 다이(42)의 다이 전극(427)은 땜납층(483)을 통하여 접속부(48)에 가압된다. 본 공정에 있어서, 땜납층(473)과 접속부(47)의 기둥 형상 접속부(472)는, 고상 확산 접합에 의해 가접합된다. 마찬가지로, 땜납층(493)과 접속부(49)의 전극(492)은, 고상 확산 접합에 의해 가접합된다. 마찬가지로, 땜납층(483)과 접속부(48)의 기둥 형상 접속부(482)는, 고상 확산 접합에 의해 가접합된다. 이 시점에서, 절연층(81)은 절연층(82) 및 절연층(83) 각각과 접촉하나, 아직 접합은 되어 있지 않다.
이어서, 도 34에 나타내는 땜납층(473)과 기둥 형상 접속부(472)의 금속막(472B)과의 접합 계면, 땜납층(493)과 전극(492)의 금속막(492B)과의 접합 계면 및 땜납층(483)과 기둥 형상 접속부(482)의 금속막(482B)과의 접합 계면 각각을 상기한 액상 확산 접합에 의해 접합시킨다. 이 경우, 도 35에 도시한 바와 같이, 각 접합 계면에는 공정 반응에 의한 합금층(472D), 합금층(482D) 및 합금층(492D)이 형성된다. 액상 확산 접합의 상세는 이미 설명한 바와 같으므로, 중복되는 설명은 생략한다.
또한, 본 변형예의 경우, 반도체 다이 탑재 공정에 있어서, 절연층(81)과 절연층(82)은 서로 접합되고, 또한, 다이 전극(417)은 절연층(81) 및 절연층(82)에 의해 밀봉된다. 또한, 반도체 다이 탑재 공정에 있어서, 절연층(81)과 절연층(83)은 서로 접합되고, 또한, 다이 전극(427)은 절연층(81) 및 절연층(83)에 의해 밀봉된다. 절연층(81)이 절연층(82) 및 절연층(83) 각각과 접합되는 타이밍은 액상 확산 접합을 행하는 타이밍과 거의 동일해도 좋다. 즉, 도 34에 나타내는 땜납층(473)과 금속막(472B)이 공정 반응을 발생하는 온도까지 승온시켰을 때에, 절연층(81, 82, 83) 각각도 함께 가열된다. 이에 의해, 절연층(81, 82, 83)을 구성하는 재료가 연화되어 그 접촉 계면이 접합된다. 절연층끼리의 접합 원리로서는 절연층 표면의 수산기끼리의 탈수 중합에 의한 접합(퓨전·본딩) 등을 사용할 수 있는 것 외에, 재료에 따라서는 연화, 용융에 의한 접착도 사용할 수 있다. 퓨전·본딩법을 사용하는 경우는 절연층끼리의 접합 전에, 플라즈마에 의한 절연층 표면의 활성화를 행하는 것이 바람직하다.
본 변형예의 경우, 접속부(47), 접속부(48) 및 접속부(49)의 주위는 절연층(81)에 둘러싸여 있다. 이로 인해, 액상 확산 접합을 행할 때에, 땜납 성분의 번짐을 억제할 수 있다. 따라서, 본 변형예의 경우에도, 소량의 땜납에 의해 다이 전극과 접속부를 접합할 수 있다.
도 29에 나타내는 밀봉 공정에서는 반도체 다이 탑재 공정 후, 도 36에 도시한 바와 같이, 반도체 다이(41) 및 반도체 다이(42)를, 밀봉체(45)에 의해 밀봉한다. 도 36은 도 29에 나타내는 밀봉 공정의 상세를 나타내는 확대 단면도이다. 본 공정에서는 반도체 다이(41) 및 반도체 다이(42)를, 밀봉체(45)에 의해 일체화한다. 본 변형예의 경우, 접속부(47), 접속부(48) 및 접속부(49) 각각은 이미 밀봉되어 있으므로, 엄밀하게는 반도체 다이(41) 및 반도체 다이(42) 각각은 절연층(81)을 통하여 일체화되어 있다. 본 공정에서는 밀봉체(45)에 의해 밀봉함으로써, 반도체 다이(41) 및 반도체 다이(42)를 일체화한 구조체의 강성을 향상시킨다.
본 변형예의 경우, 밀봉체(45)의 체적은 도 4에 나타내는 밀봉체(45)의 체적과 비교하여 더욱 작다. 이로 인해, 밀봉체(45)가 열팽창 혹은 열수축한 경우에도, 접속부(47, 48, 49) 각각은, 밀봉체(45)에 의해 밀봉되어 있는 경우에도 높은 위치 정밀도를 유지할 수 있다.
도 29에 나타내는 지지체 제거 공정에서는 밀봉 공정 후, 도 36에 나타내는 지지체(70)를 제거한다. 지지체(70)를 제거하는 방법은 도 17을 사용하여 설명한 지지체 제거 공정과 마찬가지이므로, 중복되는 설명은 생략한다.
도 29에 나타내는 접속부 노출 공정에서는 지지체 제거 공정 후, 도 37에 도시한 바와 같이, 기둥 형상 접속부(472)의 일부분(하면) 및 기둥 형상 접속부(482)의 일부분(하면)을 각각 절연층(81)으로부터 노출시킨다. 도 37은 도 29에 나타내는 접속부 노출 공정의 상세를 나타내는 확대 단면도이다. 본 공정에서는 예를 들어 에칭에 의해, 도 36에 나타내는 박리층(71), 시드(seed)층(72)을 제거한다. 도 37에 나타내는 예에서는, 본 공정에서는 전극(492)의 일부분(하면)도 절연층(81)으로부터 노출한다.
본 공정에서는 도 38에 도시한 바와 같이, 접속부를 절연층(81)으로부터 노출시킨 후, 각 접속부의 노출면에 금속막(472C, 482C, 492C)을 형성하는 것이 바람직하다. 도 38은 도 37에 이어지는 접속부 노출 공정의 상세를 나타내는 확대 단면도이다. 도 38에 도시한 바와 같이, 본 공정에서는 기둥 형상 접속부(472)의 밀봉체(45)로부터의 노출면에 금속막(472C)이 형성된다. 마찬가지로, 기둥 형상 접속부(482)의 밀봉체(45)로부터의 노출면에 금속막(482C)이 형성된다. 전극(492)의 밀봉체(45)로부터의 노출면에 금속막(492C)이 형성된다. 금속막(472C, 482C, 492C)의 상세는 이미 도 19를 사용하여 설명한 바와 같으므로, 중복되는 설명은 생략한다.
도 29에 나타내는 브리지 탑재 공정은 도 39 내지 도 41에 나타내는 각 공정을 포함하고 있다. 도 39 내지 도 41 각각은 도 29에 나타내는 브리지 탑재 공정의 상세를 나타내는 확대 단면도이다. 브리지 탑재 공정에서는 도 41에 도시한 바와 같이, 접속부(47)에 접속되는 브리지 전극(436) 및 접속부(48)에 접속되는 브리지 전극(437)을 포함하는 브리지(43)를 준비한다. 또한, 브리지 탑재 공정에서는 접속부 노출 공정 후, 기둥 형상 접속부(472) 상에 브리지 전극(436)이 배치되고, 또한, 기둥 형상 접속부(482) 상에 브리지 전극(437)이 배치되도록, 브리지(43)를 밀봉체(45)로 밀봉된 구조체에 탑재한다.
상세하게는, 먼저, 도 39에 도시한 바와 같이, 브리지(43)를 준비한다. 본 변형예에서는 브리지(43) 상면(브리지 전극 형성면)에 절연층(84)이 형성되고, 브리지 전극(436) 및 브리지 전극(437) 각각이, 절연층(84)에 의해 밀봉되어 있다는 점에서, 도 13 내지 도 15를 사용하여 설명한 반도체 다이 탑재 공정과 상이하다. 상기 차이점을 제외한 브리지(43)의 상세한 구조는 이미 도 4를 사용하여 설명한 바와 같으므로 중복되는 설명은 생략한다.
이어서, 도 39에 도시한 바와 같이, 기둥 형상 접속부(472) 상에 브리지 전극(436)이 배치되고, 또한, 기둥 형상 접속부(482) 상에 브리지 전극(437)이 배치되도록, 브리지(43)와 밀봉체(45)로 밀봉된 구조체와의 위치 정렬을 행한다. 브리지 전극(436)에는 땜납층(474)이 형성되어 있다. 브리지 전극(437)에는 땜납층(484)이 형성되어 있다.
이어서, 도 40에 도시한 바와 같이, 브리지(43)의 브리지 전극(436)이, 땜납층(474)을 통하여 접속부(47)의 기둥 형상 접속부(472)에 가압된다. 이때, 브리지(43)의 브리지 전극(437)은 땜납층(484)을 통하여 접속부(48)의 기둥 형상 접속부(482)에 가압된다. 본 공정에 있어서, 땜납층(474)과 접속부(47)의 기둥 형상 접속부(472)(상세하게는, 기둥 형상 접속부(472)의 금속막(472C))는 고상 확산 접합에 의해 가접합된다. 마찬가지로, 땜납층(484)과 접속부(48)의 기둥 형상 접속부(482)(상세하게는, 기둥 형상 접속부(482)의 금속막(482C))는 고상 확산 접합에 의해 가접합된다.
본 변형예의 경우, 이때, 절연층(81)과 절연층(84)은 서로 접촉한다. 단 이 시점에서는 절연층(81)과 절연층(84)은, 아직 접합은 되어 있지 않다.
이어서, 도 40에 나타내는 땜납층(474)과 기둥 형상 접속부(472)의 금속막(472C)과의 접합 계면 및 땜납층(484)과 기둥 형상 접속부(482)의 금속막(482C)과의 접합 계면을 액상 확산 접합에 의해 접합한다. 액상 확산 접합 방법은 상기한 바와 같으므로 중복되는 설명은 생략한다. 액상 확산 접합함으로써, 도 40에 나타내는 금속막(472C, 482C) 각각은 땜납층의 주성분인 주석과 금속막의 재료(예를 들어, 금)와의 공정 반응에 의해 형성된 합금층(472E, 482E)(도 41 참조)이 된다.
또한, 본 변형예의 경우, 브리지 탑재 공정에 있어서, 절연층(81)과 절연층(84)은 서로 접합된다. 절연층(81)과 절연층(84)이 서로 접합되는 타이밍은 액상 확산 접합을 행하는 타이밍이다. 즉, 도 40에 나타내는 땜납층(474)과 금속막(472C)이 공정 반응을 발생하는 온도까지 승온시켰을 때에, 절연층(81) 및 절연층(84) 각각도 함께 가열된다. 이에 의해, 절연층(81) 및 절연층(84)을 구성하는 재료가 연화되고, 그 접촉 계면이 접합된다. 절연층끼리의 접합 원리로서는 전술한, 절연층 표면의 수산기끼리의 탈수 중합에 의한 접합(퓨전·본딩) 등을 사용할 수도 있다.
또한, 본 변형예는 도 28에 나타내는 절연층(81)내지 절연층(84)을 사용한 예로서 설명했으나, 도 4에 나타내는 구성예, 혹은 도 24를 사용하여 설명한 변형예의 구성을 부분적으로 적용하는 경우가 있다. 예를 들어, 도 28에 나타내는 절연층(84) 대신에, 브리지 전극(436) 및 브리지 전극(437) 각각이, 도 4에 나타내는 밀봉체(44), 혹은 도 24에 나타내는 밀봉체(105)에 의해 밀봉되어 있는 경우가 있다.
또한, 본 변형예에서는 브리지(43) 상면이 절연층(84)에 덮여 있는 예를 사용하여 설명했으나, 절연층(84)이 형성되어 있지 않은 경우도 있다. 예를 들어, 절연층(84) 대신에, NCF(Non Conductive Film)로 불리는 기능성 절연막을 사용하는 경우, NCF는 도 38에 나타내는 공정 후, 절연층(81) 및 접속부(47) 및 접속부(48)를 덮도록 배치된다. 이 경우, 브리지 탑재 공정에서는 도 20에 나타내는 구조의 브리지(43)를 NCF를 향하여 가압함으로써, 브리지 전극(436) 및 브리지 전극(437) 각각이 NCF를 관통하여 접속부(47) 또는 접속부(48)에 접촉하는 이 상태에서 상기한 고상 확산 접합 및 액상 확산 접합을 행함으로써, 도 28에 나타내는 칩 집적 모듈(40D)과 마찬가지의 구조가 얻어진다.
<칩 집적체의 제조 방법>
이어서, 도 3을 사용하여 칩 집적체의 제조 방법에 대하여 설명한다. 먼저, 도시하지 않은 지지체 상에, 광역 배선층(102)을 형성한다. 광역 배선층(102)의 형성 방법은 특별히 한정되지 않고 예를 들어 빌드 업 공법을 사용할 수 있다. 이어서, 광역 배선층(102) 상에 복수의 전극(403) 및 톨 필러(401)를 형성한다. 전극(403) 및 톨 필러(401)의 형성 방법은 도 8 내지 도 12를 사용하여 설명한 접속부 형성 공정을 응용하여 적용할 수 있다. 또한, 본 공정에서는 전극(148) 및 도체 포스트(146)도 형성된다. 전극(148)과 전극(403)의 두께가 동일하다면, 이들은 동일한 타이밍에 일괄하여 형성할 수 있다. 한편, 도체 포스트(146)와 톨 필러(401)는 두께가 다르므로, 이들은 따로따로 형성된다.
이어서, 톨 필러(401) 상에 칩 집적 모듈(40)을 탑재한다. 톨 필러(401)는 도 4에 나타내는 접속부(49)에 접속된다. 톨 필러(401)와 접속부(49)의 접속 방법은 특별히 한정되지 않으나, 예를 들어 도시하지 않은 땜납층을 통하여 접속할 수 있다. 이때, 칩 집적 모듈(40) 내의 땜납층이 재용융하는 것을 방지하는 관점에서는 액상 확산 접합을 사용하는 것이 바람직하다.
이어서, 칩층(104)에 형성된 각종 부재를 밀봉체(105)로 밀봉한다. 도 3에 나타내는 예에서는 도체 포스트(146), 전극(148), 칩 집적 모듈(40), 톨 필러(401) 및 전극(403) 각각이, 밀봉체(105)에 의해 밀봉된다. 그 후, 도시하지 않은 지지체를 광역 배선층(102)으로부터 제거한다. 또한, 도체 포스트(146) 및 칩 집적 모듈(40)이 노출되도록, 밀봉체(105)의 상부를 연삭한다.
이어서, 접속층(106)을 밀봉체(105) 상에 형성한다. 보다 구체적으로는 접속층(106)에 포함되는 배선이, 도체 포스트(146)가 노출된 부분 혹은 칩 집적 모듈(40)이 노출된 부분과 접속되도록, 접속층(106)을 밀봉체(105) 상에 형성한다. 예를 들어, 접속층(106) 상에 형성된 전극(140)은 도체 비아(142)를 통하여 도체 포스트(146)에 접속된다.
이어서, 접촉부(222) 상에 방열 기구(20)를 탑재한다. 또한, 전극(140)에, 광 파이버(600)(도 5 참조)이나 광 파이버(610)(도 5 참조)가 접속된 광 모듈(13)을 접속한다. 방열 부재(136)는 미리 광 모듈(13)에 접속되어 있다. 이어서, 복수의 외부 단자(30)를 광역 배선층(102)에 탑재하면, 도 3에 나타내는 칩 집적체(10)가 얻어진다.
<칩 집적체의 변형예>
이어서, 도 3에 나타내는 칩 집적체의 변형예에 대하여 설명한다. 도 42 및 도 43 각각은 도 3에 나타내는 칩 집적체에 대한 변형예를 나타내는 설명도이다. 도 42에 나타내는 칩 집적체(10A)는 광 모듈(13)의 일부분이 집적층(100)의 칩층(104) 내에 매립되어 있는 점에서 도 3에 나타내는 칩 집적체(10)와 상이하다. 상세하게는, 광 모듈(13) 중, 커넥터(132) 부분이 밀봉체(105)에 의해 밀봉되어 있다. 커넥터(132)와 전극(148)은 도체 비아(142)를 통하여 접속되어 있다. 커넥터(132) 부분이 칩층(104)에 매립되어 있을 경우, 칩 집적체(10A) 전체의 높이를 저감시킬 수 있는 동시에, 도 3의 경우에 비하여, 칩 집적 모듈로부터 광 트랜시버까지의 거리를 단축함으로써 신호의 전송 특성을 향상할 수 있다. 또한, 광 트랜시버(130)는 칩층(104) 및 접속층(106)으로부터 노출되어 있으므로, 광 트랜시버(130)의 착탈은 용이하다.
도 43에 나타내는 칩 집적체(10B)는 광 모듈(13)이 집적층(100)의 배면(100b)측에 배치되어 있는 점에서, 도 3에 나타내는 칩 집적체(10)와 상이하다. 집적층(100)은 방열 기구(20)가 탑재되는 전방면(100f)과 전방면(100f)의 반대측인 배면(100b)을 구비하고 있다. 광 모듈(13)은 배면(100b)측에 탑재되어 있다. 광 모듈(13)을 배면(100b)에 배치함으로써, 방열 기구(20)와 광 모듈(13)의 이격 거리가 커지므로, 방열 기구(20)로부터의 열영향을 저감할 수 있다. 또한, 도 43에 나타내는 예에서는 광 모듈(13)은 집적층(100)의 두께 방향에 있어서, 칩 집적 모듈(40)과 겹치는 위치에 배치되어 있다. 이 경우, 칩 집적 모듈(40)과 광 모듈(13)의 거리가 가까워지므로, 전기 신호의 전송효율을 향상시킬 수 있다.
<브리지에 발생하는 기생 용량 저감 대책의 변형예>
도 4에 나타내는 브리지(43)를 통한 신호 전송 경로에서는 초고속으로 신호가 전송된다. 고속의 신호 전송 경로의 경우, 전송 경로에 부여되는 전기적 기생 용량을 저감시키는 것이 바람직하다. 이하에서는 도 4에 나타내는 칩(431)과 배선(434) 사이에 발생하는 기생 용량을 저감하는 기술에 대해서, 변형예로서 설명한다. 도 44는 도 4에 나타내는 브리지에 대한 변형예를 나타내는 단면도이다.
도 44에 나타내는 브리지(43A)는 절연층(432)과 칩(431) 사이에 절연층(438)을 더 구비하고 있는 점에서, 도 4에 나타내는 브리지(43)와 상이하다. 다른 점은 도 4에 나타내는 브리지(43)와 마찬가지이다. 브리지(43A)는 칩(431)과 칩(431) 상에 순서대로 적층된 절연층(438), 절연층(432) 및 절연층(433)과 절연층(432)과 절연층(438) 사이에 끼워지고, 브리지 전극(436) 및 브리지 전극(437) 각각에 접속된 배선(434)을 갖고 있다. 절연층(438)은 후막 절연층이다. 절연층(438)의 두께는 절연층(432)의 두께 및 절연층(433)의 두께보다도 두껍다. 절연층(438)은 절연층(432)에 접착되는 면(438t) 및 칩(431)에 접착되는 면(438b)을 갖고 있다. 면(438t) 및 면(438b) 각각은 접착 기능을 구비하고, 절연층(438)은 면(438t) 및 면(438b)의 접착 기능을 통하여 절연층(432) 및 칩(431)에 접착 고정되어 있다. 절연층(438) 전체가 접착층이어도 좋다.
브리지(43A)와 같이, 절연층(432)과 칩(431) 사이에 절연층(438)이 개재되어 있을 경우, 배선(434)과 칩(431)의 이격 거리를 크게 할 수 있다. 이 결과 도 4에 나타내는 브리지(43)와 비교하여, 칩(431)과 배선(434) 사이에 발생하는 기생 용량을 저감할 수 있다.
절연층(438)이 설치된 브리지(43A)의 경우, 도 4에 나타내는 브리지(43)와 비교하여, 브리지의 휨 변형이 발생하기 쉽다. 브리지의 휨 변형은 절연층(438)을 형성할 때에 발생하는 막 형성 응력(수지의 경화 수축이나 열수축)에 기인하여 발생한다. 이 휨 변형을 저감시키는 관점에서는 절연층(438)은 탄성률이 낮은 재료를 사용하는 것이 바람직하다. 또한, 마찬가지의 관점에서, 절연층(432) 및 절연층(433)과 비교하여, 경화 온도 및 열분해 온도가 낮은 수지 재료를 사용하는 것이 바람직하다. 예를 들어, 절연층(432) 및 절연층(433)이 폴리이미드 수지로 이루어지고, 절연층(438)이 에폭시 수지로 이루어질 경우, 절연층(438)은 절연층(432) 및 절연층(433)과 비교하여, 경화 온도 및 열분해 온도가 낮은 수지 재료로 이루어지므로, 브리지(43A)의 휨 변형을 억제할 수 있다.
도 44에 나타내는 브리지(43A)는 예를 들어 이하와 같이 제조된다. 도 45 내지 47은 도 44에 나타내는 브리지의 제조 공정의 개요를 나타내는 단면도이다. 브리지(43A)의 제조 방법은 도 45에 나타내는 배선층 형성 공정, 도 46에 나타내는 배선층 전사 공정, 도 47에 나타내는 지지체 제거 공정 및 도 44에 나타내는 브리지 전극 형성 공정을 포함하고 있다.
먼저, 배선층 형성 공정에서는 도 45에 나타내는 지지체(80) 상에 절연층(433), 배선(434) 및 절연층(432)을 적층하도록 순서대로 형성한다. 상세하게는, 배선층 형성 공정에서는 도 45에 나타내는 지지체(80)를 준비한다. 지지체(80) 상면(80t) 상에는 박리층(81A) 및 시드(seed)층(82A)이 미리 형성되어 있다. 지지체(80)는 후술하는 지지체 제거 공정까지의 각 공정에 있어서 작업성을 손상시키지 않을 정도의 강성을 구비한 판이라면 재료는 특별히 한정되지 않는다. 예를 들어, 실리콘 웨이퍼 등의 반도체 기판, 유리나 사파이어 기판 등의 무기 재료로 이루어지는 판이나, 수지제의 판 등을 예시할 수 있다. 박리층(81A)은 도 8을 사용하여 설명한 박리층(71)과 마찬가지이며, 시드(seed)층(82A)은 도 8을 사용하여 설명한 시드(seed)층(72)과 마찬가지이므로, 중복되는 설명을 생략한다.
또한, 배선층 형성 공정에서는 지지체(80)를 준비한 후, 시드(seed)층(82A) 상에 절연층(433)을 퇴적시킨다. 이어서, 절연층(433)의 일부에 개구부를 형성하고, 개구부 내에 배선(434)을 형성한다. 중복되는 설명은 생략하나, 개구부의 형성 방법 및 개구부 내에서의 배선(434)의 형성 방법은 도 9 및 도 10을 사용하여 설명한 포토리소그래피 기술을 이용하는 방법에 의해 형성할 수 있다. 이어서, 절연층(433) 및 배선(434)을 덮도록 절연층(432)을 형성함으로써, 도 45에 나타내는 구조물이 얻어진다.
이어서, 배선층 전사 공정에서는 도 46에 도시한 바와 같이, 절연층(438)을 통하여 지지체(80)상의 절연층(432)과 칩(431)을 접합한다. 또한, 도 46에서는 개편화된 칩(431)을 부착하는 예를 도시하고 있다. 단, 변형예로서 본 공정에서는 칩(431) 대신에, 개편화 전의 실리콘 웨이퍼나 개편화 전의 유리기판, 혹은 개편화 전의 사파이어 기판을 부착하는 경우가 있다. 본 공정에 있어서 개편화 전의 상태의 기판을 부착할 경우, 브리지 전극 형성 공정 후, 기판을 다이싱하여 복수의 브리지(43A)(도 44 참조)를 취득하는 개편화 공정을 실시한다. 이 변형예의 경우, 일괄하여 다수의 브리지(43A)를 제조할 수 있으므로, 제조 효율의 향상이라고 하는 관점에서 바람직하다. 이 변형예를 포함하면, 본 공정은 이하와 같이 표현할 수 있다. 즉, 배선층 전사 공정에서는 절연층(438)을 통하여 지지체(80)상의 절연층(432)과 기판을 접합한다. 여기에서 말하는 "기판"에는 도 46에 나타내는 칩 외에, 개편화 전의 실리콘 웨이퍼 등의 반도체 기판이나 개편화 전의 유리기판, 혹은 개편화 전의 사파이어 기판 등이 포함된다. 도 44를 사용하여 설명한 바와 같이, 절연층(438)의 면(438t) 및 면(438b) 각각은 접착 기능을 구비하고 있으므로, 절연층(438)을 통하여 지지체(80)상의 절연층(432)과 칩(431)은, 절연층(438)을 통하여 접착 고정된다. 또한, 본 변형예의 경우, 칩(431)과 배선(434)이 전기적으로 접속되어 있지 않다. 칩(431) 부분이 다른 회로에 접속되지 않은 경우에는 도 44에 나타내는 칩(431) 부분이, 집적 회로가 형성되어 있지 않은 기판(예를 들어, 반도체 기판이나 유리기판 등)으로 치환되는 경우가 있다. 혹은 후술하는 바와 같이, 칩(431)의 부분이 제거된 브리지로 하는 경우가 있다.
이어서, 지지체 제거 공정에서는 도 47에 도시한 바와 같이, 예를 들어 박리층(81A)(도 46 참조)에 에너지를 부여함으로써, 박리층(81A)을 분해하는 것으로 행한다. 지지체 제거 공정 후, 브리지 전극(437) 및 브리지 전극(436)에 접속되는 도체부(브리지 전극(437)에 접속되는 도체부(437A) 및 브리지 전극(436)에 접속되는 도체부(436A))를 노출시킨다. 도체부(436A) 및 도체부(437A) 각각은 배선 기판과 브리지 전극을 전기적으로 접속하기 위한 컨택터로서 기능한다. 본 공정에서는 예를 들어 에칭에 의해, 도 46에 나타내는 박리층(81A) 및 시드(seed)층(82A)을 제거한다.
이어서, 브리지 전극 형성 공정에서는 도 44에 도시한 바와 같이, 배선(434)에 접속된 도체부(437A) 상에 브리지 전극(437)을 형성하고, 배선(434)에 접속된 도체부(436A) 상에 브리지 전극(436)을 형성한다. 또한, 본 공정에서는 브리지 전극(436)의 선단면에 땜납층(474)을 형성하고, 브리지 전극(437)의 선단에 땜납층(484)을 형성한다.
이상의 공정을 웨이퍼나 패널과 같은 대형 사이즈에서 실시한 후에 소정 사이즈의 브리지로 분할함으로써, 도 44에 나타내는 브리지(43A)를 형성할 수 있다. 브리지(43A)는 예를 들어 도 4에 나타내는 브리지(43)와 치환하여 이용할 수 있다. 브리지(43)를 브리지(43A)로 치환한 경우, 칩(431)과 배선(434) 사이의 기생 용량이 저감되므로, 고속신호를 전송할 경우에 특히 적합하다. 또한, 본 변형예에서는 도 4에 나타내는 브리지(43)에 대한 변형예로서 도 44에 나타내는 브리지(43A) 및 후술하는 도 48에 나타내는 브리지(43B)에 대하여 설명한다. 단, 브리지(43A) 및 브리지(43B)는 도 25에 나타내는 칩 집적 모듈(40A), 도 26에 나타내는 칩 집적 모듈(40B), 도 27에 나타내는 칩 집적 모듈(40C) 및 도 28에 나타내는 칩 집적 모듈(40D) 중 어느 하나에 도시되는 브리지(43)와 치환할 수 있다.
도 48은 도 4에 나타내는 브리지에 대한 다른 변형예를 나타내는 단면도이다. 도 48에 나타내는 브리지(43B)는 칩(431)에 상당하는 부분이 제거되어 있는 점에서, 도 4에 나타내는 브리지(43)와 상이하다. 브리지(43B)의 경우, 배선(434) 근방에 칩(431)이 배치되어 있지 않으므로, 배선(434)에 대한 기생 용량의 영향을 더욱 저감할 수 있다.
단, 브리지(43B)의 경우, 도 4에 나타내는 브리지(43)나 도 44에 나타내는 브리지(43A)와 비교하여, 강성이 낮다. 이로 인해, 칩 집적 모듈(40E)의 제조 공정에 있어서, 반도체 다이(41) 및 반도체 다이(42) 각각과 브리지(43B)가 접합되고, 브리지 전극(436) 및 브리지 전극(437)의 주위가 밀봉될 때까지는 칩(431) 상에 절연층(433)이 유지된 상태에서 도 20 내지 도 23을 사용하여 설명한 제조 방법과 마찬가지로, 각 공정을 실시하는 것이 바람직하다. 그 후, 도 23에 나타내는 상태에 있어서, 칩(431)을 제거하는 제조 방법이 바람직하다. 칩(431)을 제거하는 방법으로서는 예를 들어, 칩(431)이 실리콘으로 형성되어 있는 경우에는 건식 에칭 등에 의해 제거할 수 있고, 유리 등의 무기 재료로 형성되어 있는 경우에는 칩(431)과 절연층(433) 사이에 박리층을 개재시켜 두고, 박리층을 레이저 등의 에너지 빔에 의해 분해(어블레이션)함으로써 칩(431)을 제거하는 방법을 사용할 수 있다. 또한, 브리지(43B) 제조 방법의 변형예로서, 도 44 내지 도 47을 사용하여 설명한 제조 방법을 사용하는 경우도 있다.
<칩 집적 모듈의 다른 변형예>
도 49는 도 4에 대한 변형예인 칩 집적 모듈의 일부 구성을 나타내는 도면이다. 도 49에 도시한 바와 같이, 본 실시 형태에 따른 칩 집적 모듈(40E)은 제1 다이(41E), 제2 다이(42E), 브리지(43E) 및 이들을 밀봉하는 밀봉 부재(45E, 46E)를 포함한다. 제1 다이(41E)는 제1 접속부(47E)를 통하여 브리지(43E)에 접속되어 있다. 또한, 브리지(43E)는 제2 접속부(48E)를 통하여 제2 다이(42E)에 접속되어 있다. 또한, 제1 다이(41E)는 제3 접속부(49E)를 통하여, 칩 집적 모듈(40E)의 외부와 접속되어 있다.
제1 다이(41E)는 제1 집적 회로 칩(402E), 다이 전극(408E, 410E), 제1 집적 회로 칩(402E)에 접속되어 있는 배선(404E, 406E) 및 배선(404E, 406E)이 매립되어 있는 절연층(412E, 414E)을 구비한다. 배선(404E, 406E)은 제1 집적 회로 칩(402E)에 포함되는 배선층과는 다른 배선이다. 보다 상세하게는, 배선(404E, 406E)은 유기(경우에 따라 무기) 수지의 절연막을 사용한 후막 배선이어도 좋고, 소위 재 배선(RDL:Redistribution Layer)이라고 불리는 것이다. 또한, 제2 다이 및 브리지가 구비하는 배선도 재 배선이라고 불리는 것이다. 또한, 후술하는 제2 집적 회로 칩(420) 및 제3 집적 회로 칩(442E)도, 제1 집적 회로 칩(402E)와 마찬가지의 구성을 가져도 좋다.
제2 다이(42E)는 제2 집적 회로 칩(420E), 다이 전극(424E), 제2 집적 회로 칩(420E)에 접속되어 있는 배선(422E) 및 배선(422E)이 매립되어 있는 절연층(426E, 428E)을 구비한다.
브리지(43E)는 제3 집적 회로 칩(442E), 브리지 전극(446E, 448E), 제3 집적 회로 칩(442E)에 접속되어 있는 배선(444E) 및 배선(444E)이 매립되어 있는 절연층(450E, 452E)을 구비한다. 본 실시 형태에서는 배선(444E)은 제1 접속부(47E)와 제2 접속부(48E)에 전기적으로 접속되는 브리지의 일부를 구성한다. 본 실시 형태에 따른 브리지는 필러에 의한 서스펜디드·브리지(Pillar Suspended Bridege)이다. 본 실시 형태에 따른 배선(444E)은 제3 집적 회로 칩(442E)과 전기적으로 접속되어 있고, 배선(444E) 및 제3 집적 회로 칩(442E)이 일체가 되어 브리지로서 기능하고 있다.
제1 접속부(47E)는 기둥 형상 접속부(474E, 472E)를 구비한다. 본 실시 형태에 있어서, 기둥 형상 접속부는 μm사이즈의 기둥 형상 도체("마이크로 필러"라고도 한다.)이다. 기둥 형상 접속부(472E, 474E)는 브리지(43E)로부터 제1 다이(41E)를 향하도록 형성되어 있는 기둥 형상의 도체이다. 본 실시 형태에서는 기둥 형상 접속부(472E)의 기둥 형상 접속부(474E)와 접속되어 있는 부분의 단면적은 기둥 형상 접속부(474E)의 기둥 형상 접속부(472E)와 접속되어 있는 부분의 단면적보다도 크다. 본 변형예에서는 기둥 형상 접속부(474E)는 땜납(478E)을 통하여, 다이 전극(408E)과 접속되어 있다. 또한, 기둥 형상 접속부(472E)는 땜납(476E)을 통하여, 브리지 전극(446E)과 접속되어 있다.
제2 접속부(48E)는 기둥 형상 접속부(480E, 482E)를 구비한다. 기둥 형상 접속부(480E, 482E)는 브리지(43E)로부터 제2 다이(42E)를 향하도록 형성되어 있는 기둥 형상의 도체이다. 본 변형예에서는 기둥 형상 접속부(480E)의 기둥 형상 접속부(482E)와 접속되어 있는 부분의 단면적은 기둥 형상 접속부(482E)의 기둥 형상 접속부(480E)와 접속되어 있는 부분의 단면적보다도 크다. 본 변형예에서는 기둥 형상 접속부(482E)는 땜납(486E)을 통하여, 다이 전극(424E)과 접속되어 있다. 또한, 기둥 형상 접속부(480E)는 땜납(484E)을 통하여, 브리지 전극(448E)과 접속되어 있다.
제3 접속부(49E)는 기둥 형상 접속부(492E)를 구비한다. 기둥 형상 접속부(492E)는 제1 다이(41E)로부터 외측을 향하도록 형성되어 있는 기둥 형상의 도체이다. 기둥 형상 접속부(492E)는 땜납(490E)을 통하여, 다이 전극(410E)에 접속되어 있다. 또한, 기둥 형상 접속부(492E)는 외부(예를 들어, 광역 배선층(102) 등)에 접속되는 전극 패드(494E)와 접속되어 있다. 또한, 제3 접속부(49E)는 도 49에 나타내는 구성 외에(혹은 대신하여) 각종 구조물을 구비해도 좋다. 예를 들어, 제3 접속부(49E)는 전극 패드(494E)보다 하측에 설치된 딥 비아, 톨 필러, 기둥 형상 접속부 등의 광역 배선층(102)(도 3 참조)에 접속될 수 있는 각종 구조물을 포함해도 좋다.
또한, 본 변형예에서는 브리지가 집적 회로 칩을 포함하는 다이인 예에 대하여 설명했으나, 브리지는 집적 회로 칩을 포함하지 않고, 주로 배선 및 그 배선이 매립된 절연층에 의해 구성되어도 좋다. 또한, 본 실시 형태에서는 서로 직경이 상이한 2개의 기둥 형상 접속부에 의해 다이와 브리지가 접속되는 예에 대하여 설명하였다. 이에 한정하지 않고, 다이와 브리지는, 1개의 기둥 형상 접속부에 의해 접속되어도 좋고, 3개 이상의 기둥 형상 접속부에 의해 접속되어도 좋다.
(제1 변형예)
도 50은 도 49에 나타내는 칩 집적 모듈에 대한 제1 변형예에 따른 칩 집적 모듈의 구성을 나타내는 도면이다. 도 50에 나타내는 칩 집적 모듈(40F)이 갖는 구성 중, 도 50에 나타낸 칩 집적 모듈(40E)과 실질적으로 동일한 구성에는 동일한 부호를 부여하고, 적절히 설명을 생략한다.
제1 변형예에 따른 칩 집적 모듈(40F)은 상술한 칩 집적 모듈(40E)(도 49 참조)과 비교하여, 제1 접속부, 제2 접속부 및 제3 접속부의 구성이 상이하다. 구체적으로는 제1 변형예에서는 기둥 형상 접속부 혹은 전극 패드는 땜납을 통하지 않고, 직접 다른 전극 혹은 배선과 접속되어 있다. 보다 구체적으로는 제1 변형예에 따른 제1 접속부에서는 기둥 형상 접속부(502F)는 다이 전극(408E) 및 브리지 전극(446E)과 접속되어 있다. 또한, 제2 접속부에서는 기둥 형상 접속부(504)는 다이 전극(424E) 및 브리지 전극(448E)과 접속되어 있다. 또한, 제3 접속부에서는 다이 전극(410E)에는 전극 패드(494E)가 접속되어 있다. 여기서, 기둥 형상 접속부와 다이 전극 또는 브리지 전극과 혹은 다이 전극과 전극 패드는, 하이브리드 본딩에 관한 각종 공지의 기술에 의해 접속되어도 좋다.
제1 변형예에서는 각종 도체는 절연체에 매립되어 있다. 구체적으로는 다이 전극(408E, 410E, 424E)은 절연막(510F)에 매립되어 있다. 또한, 전극 패드(494E) 및 기둥 형상 접속부(502F, 504F)는 절연층(512F)에 매립되어 있다. 또한, 브리지 전극(446E, 448E)은 절연막(514F)에 매립되어 있다. 그리고, 제1 다이(41E) 및 제2 다이(42E)는 절연 수지(506F)에 의해 밀봉되어 있다. 하이브리드 본딩에 관한 각종 공지의 기술에 있어서 적절한 재료계와 프로세스 조건을 선택함으로써, 다이 전극(408E)과 기둥 형상 접속부(502F) 및 절연막(510F)과 절연층(512F)을 접속·접합할 수 있다. 브리지에 대해서도 마찬가지로, 브리지 전극(446E, 448E)과 절연층(512F) 및 절연막(514F)과 절연층(512F)을 접속·접합할 수 있다.
또한, 제1 변형예에서는 브리지가 집적 회로 칩을 포함하는 예에 대하여 설명했으나, 이에 한정하지 않고, 브리지는 집적 회로 칩을 포함하지 않아도 좋다. 브리지는 예를 들어 집적 회로 칩 대신에 실리콘 및 유리 등의 각종의 소재 등에 의해 구성된 고체의 칩을 포함해도 좋다.
(제2 변형예)
도 51은 도 49에 나타내는 칩 집적 모듈에 대한 제2 변형예에 따른 칩 집적 모듈의 구성을 나타내는 도면이다. 제2 변형예에 따른 칩 집적 모듈(40G)에서는 브리지(43E)를 밀봉하는 절연 수지(524G)에 딥 비아(520G)가 형성되어 있고, 이 딥 비아(520G)를 통하여, 제1 다이(41E)가 외부의 도체와 전기적으로 접속된다. 보다 구체적으로는 브리지(43E)에 접속된 전극 패드(494E)에 딥 비아(520G)가 접속되어 있고, 딥 비아(520G)의 단부에는 외부의 도체와 접속되는 땜납(522G)이 형성되어 있어도 좋다. 여기서, 딥 비아(520G)는 전극 패드(494E)로부터 땜납(522G)을 향함에 따라서 직경이 커지도록 형성되어도 좋다. 또한, 제2 변형예에서는 제3 집적 회로 칩(442E)의 하측의 면이 노출되도록 형성되어도 좋다.
제2 변형예에서는 브리지(43E)를 포함하는 브리지가 절연 수지(524G)에 의해 밀봉되어 있다. 이로 인해, 제2 변형예에서는 브리지가 절연 수지(524G)에 의해 보호되어 있다. 또한, 브리지를 밀봉하는 동시에, 브리지와 다른 부재와의 접속 부분을 밀봉(언더 필)하는 것도 가능하다. 또한, 다이의 단자가 형성되는 부분을 평탄하게 함으로써, 광역 배선층과의 접속 부분의 피치를 보다 좁게 하는 것도 가능해진다.
(제3 변형예)
도 52는 도 49에 나타내는 칩 집적 모듈에 대한 제3 변형예에 따른 칩 집적 모듈을 설명하기 위한 도면이다. 도 52에서는 도 51에 나타내는 칩 집적 모듈(40G)에 대한 변형예인 칩 집적 모듈(H)의 딥 비아(520G) 및 제3 집적 회로 칩(442E)의 일부의 근방을 나타내고 있다. 제3 변형예에서는 제2 변형예에 따른 칩 집적 모듈(40G)과 상이한 점에 대하여 주로 설명한다. 또한, 제3 변형예에 따른 칩 집적 모듈은 제2 변형예에 따른 칩 집적 모듈(40G)이 갖는 구성을 가져도 좋다. 즉, 도 52에 나타내지 않고 있는 구성은 도 51에 나타낸 구성과 실질적으로 동일해도 좋다. 제3 변형예에 따른 칩 집적 모듈(40H)에서는 제2 변형예와 달리, 제3 집적 회로 칩(442E)의 하측의 면은 노출되어 있지 않다. 보다 구체적으로는 제3 집적 회로 칩(442E)의 하측은 절연 수지(525G)에 의해 덮여 있다.
(제4 변형예)
도 53은 도 49에 나타내는 칩 집적 모듈에 대한 제4 변형예에 따른 칩 집적 모듈을 나타내는 도면이다. 제4 변형예에 따른 칩 집적 모듈(40K)에서는 브리지(43E)를 매립한 절연 수지(524)의 하부에, 배선층(570)이 형성되어 있다. 이 배선층(570K)에 형성되어 있는 배선에 제1 다이(41E) 및 브리지(43E)가 접속되어 있다.
제4 변형예에 따른 배선층(570K)은 절연층에 매립된 각종 도체를 갖고 있으며, 구체적으로는 절연층(572K, 574K)에 매립된 배선(578K) 및 전극(576) 등을 갖고 있다. 이 배선(578K) 및 전극(576K)은 외부의 도체에 전기적으로 접속되어도 좋다. 제4 변형예에 의하면, 예를 들어 브리지에 단자를 배치하는 것이 가능해진다. 또한, 예를 들어 외부로부터 브리지에의 직접적인 전원 공급 등이 가능하다.
제4 변형예에 따른 제3 집적 회로 칩(564K)은 파선에 의해 둘러싸인 영역에, 각종 기능을 갖는 기능 소자(566K)를 구비한다. 이 기능 소자(566K)는 제3 집적 회로 칩(564K) 내부에 형성된 비아(568K)를 통하여, 배선층(570K)에 형성되어 있는 전극(576K)에 접속되어 있다. 또한, 본 실시 형태에서는 브리지 전극(446E)은 배선(443K)에 접속되고, 브리지 전극(448E)은 배선(444E)에 접속되어 있다. 이와 같이, 제4 변형예에서는 제1 다이(41E) 및 제2 다이(42E)는 기능 소자(566K)를 통하여 접속되어 있다.
또한, 제1 다이(41E)에 전기적으로 접속된 전극 패드(494E)는 톨 필러(560K)를 통하여, 배선층(570K)의 배선(578K)에 접속되어 있다. 톨 필러(560K)는 제2 변형예에 있어서 설명한 딥 비아(520G)(도 51 참조)와 달리, 전극 패드(494E)로부터 배선(578K)까지에 있어서, 단면적의 크기가 대략 일정하게 되어 있어도 좋다.
(제5 변형예)
도 54는 도 49에 나타내는 칩 집적 모듈에 대한 제5 변형예에 따른 칩 집적 모듈을 나타내는 도면이다. 제5 변형예에 따른 칩 집적 모듈(40M)에서는 브리지는 주로 배선을 포함한다. 구체적으로는 제5 변형예에 따른 브리지(580M)는 각종 배선 및 그 배선이 매립된 절연층을 갖지만, 집적 회로 칩을 갖지 않는다.
브리지(580M)는 절연층(582M)에 매립된 배선(588M)을 갖고, 이 배선(588M)은 브리지 전극(446E, 448E)과 접속되어 있다. 또한, 절연층(582M, 584M, 586M)에는 배선(589M, 590)이 매립되어 있다. 이 배선(589M, 590M)은 콘택트 비아(592M)를 통하여, 배선층(570K)의 전극(576)에 접속되어 있다.
<칩 집적 모듈의 제조 방법 다른 변형예>
도 55 내지 도 60을 참조하여, 칩 집적 모듈의 제조 방법 다른 변형예에 대하여 설명한다.
먼저, 도 55에 나타내는 표면에 박리막(802)이 형성된 평판의 지지체(800)를 준비한다. 이 박리막(802) 상에 각종 도체를 형성한다(형성 공정). 지지체로서는 유리, 실리콘, 금속을 비롯하여, 다양한 것을 적절히 사용할 수 있다. 예를 들어, 박리막(802) 상에 지지체(800) 표면으로부터 돌출된 기둥 형상의 기둥 형상 접속부(806, 808)를 형성한다. 또한, 박리막(802) 상에는 전극 패드(804, 809)를 형성해도 좋다.
계속해서, 도 56에 도시한 바와 같이, 박리막(802) 상에 형성된 각종 도체에 제1 다이(81E) 및 제2 다이(82E)를 포함하는 복수의 다이를 접합시킨다. 제1 다이(81E)는 제1 집적 회로 칩(810), 그 표면에 형성된 배선층(812), 또한 그 표면에 형성된 다이 전극(814, 816)을 포함하는 각종 전극을 갖는다. 또한, 제2 다이(82E)는 제2 집적 회로 칩(820), 그 표면에 형성된 배선층(822), 또한 그 표면에 형성된 다이 전극(824, 826)을 포함하는 각종 전극을 갖는다.
본 실시 형태에서는 다이에 형성되어 있는 다이 전극을 각종 도체에 결합시킨다(다이 결합 공정). 예를 들어, 제1 다이(81E)의 다이 전극(814) 및 다이 전극(816)은 전극 패드(804) 및 기둥 형상 접속부(806)에 각각 결합된다. 또한, 제2 다이(82E)의 다이 전극(824) 및 다이 전극(826)은 전극 패드(809) 및 기둥 형상 접속부(808)에 각각 결합된다. 다이 전극은 전극 패드 혹은 기둥 형상 접속부에, 땜납을 통하여 접속되어도 좋고, 땜납을 통하지 않고 하이브리드 본딩에 의해 결합되어도 좋다.
계속해서, 도 57에 도시한 바와 같이, 박리막(802) 상에 형성된 각종 도체 및 복수의 다이를 수지(818)(밀봉 부재)에 의해 밀봉한다(밀봉 공정). 제1 다이(81E) 및 제2 다이(82E)와 박리층의 사이는 수지(818)에 의한 밀봉 공정보다 전에, 예를 들어 액상 언더 필 수지에 의한 모세관현상을 사용한 주입과 경화(Capillary Underfill)나, NCF(Non Conductive Film) 등의 절연 수지에 의해 미리 밀봉해도 좋고, 수지(818)에 의한 밀봉 공정으로 동시에 밀봉해도 좋다(Mold Underfill). 이에 의해, 복수의 다이가, 기둥 형상 접속부 및 금속 패드에 결합한 상태로 고정된다.
계속해서, 도 58에 도시한 바와 같이, 박리막(802) 및 지지체(800)를 제거하고, 전극 패드 등에 남은 박리막을 제거하는 처리를 행한다. 지지체를 제거하는 방법으로서는 기계적으로 지지체를 박리시키는 방법, 박리막에 레이저광을 조사함으로써 박리시키는 방법, 또한 경우에 따라서는 연삭이나 에칭에 의해 지지체를 제거하는 방법 등 각종 방법을 사용할 수 있다. 연삭이나 에칭에 의한 방법의 경우, 박리막은 불필요한 경우도 있다. 또한, 다이의 표면측의 수지(818)를 연삭한다. 이에 의해, 다이를 노출시킬 수 있다. 이하에서는 도 55 내지 도 58을 참조하여 설명한 방법에 의해, 도 58에 도시한 바와 같이, 각종 도체 및 복수의 다이가 매립되고, 연삭된 수지를 중간체(84E)라고도 칭한다.
계속해서, 도 59에 도시한 바와 같이, 복수의 기둥 형상 접속부에 브리지를 결합시킨다(브리지 결합 공정). 본 실시 형태에서는 브리지(83E)를 포함하는 복수의 다이 각각을 브리지로 하여, 복수의 기둥 형상 접속부에 각각의 하부에 브리지를 결합시킨다. 본 실시 형태에서는 브리지(83E)는 제3 집적 회로 칩(830), 그 표면에 형성된 배선층(832), 또한 그 위에 형성된 브리지 전극(브리지 전극(834, 836)을 포함한다)을 갖는다.
브리지(83E)가 갖는 브리지 전극(834)은 제1 다이(81E)에 접속되어 있는 기둥 형상 접속부(806)에 결합된다. 또한, 브리지(83E)가 갖는 브리지 전극(836)은 제2 다이(82E)에 접속되어 있는 기둥 형상 접속부(808)에 접합된다. 이에 의해, 브리지(83E)는 제1 다이(81E) 및 제2 다이(82E)에 전기적으로 접속되는 브리지로서 기능하고, 필러에 의한 서스펜디드·브리지를 특징짓는 구조가 형성된다. 또한, 브리지 전극은 기둥 형상 접속부에, 땜납을 통하여 결합되어도 좋고, 땜납을 통하지 않고 하이브리드 본딩에 의해 결합되어도 좋다.
계속해서, 도 60에 도시한 바와 같이, 칩 집적 모듈(80)마다 분단하도록, 수지(818)를 절단한다. 이에 의해, 각 칩 집적 모듈이 개별로 형성된다.
본 실시 형태에 따른 칩 집적 모듈의 제조 방법에 의하면, 도 57을 참조하여 설명한 바와 같이, 제1 다이, 제2 다이 및 기둥 형상 접속부를 수지에 의해 고정한 뒤에, 그 후의 공정이 실시된다. 이로 인해, 이 후의 공정에 있어서, 복수의 다이의 위치 관계가 어긋나지 않고, 보다 높은 정밀도로 집적 회로 칩끼리를 접속하는 것이 가능해진다. 또한, 보다 간편한 공정 및 핸들링이 가능해진다. 또한, 외부 단자를 집적 회로 칩의 바로 아래에 직접 형성하는 것도 가능하게 되고, 파워·인테그리티(PI:Power Integrity), 시그널·인테그리티(SI:Signal Integrity) 면에서 우수한 특성을 기대할 수 있다. 또한 다이의 안정된 상대적 위치 정밀도가 모듈 사이즈에 의존하지 않고 확보할 수 있으므로, 본 실시 형태에 따르면, Panel-Scale의 대규모 칩 집적에의 전개가 용이하게 된다.
(제6 변형예)
도 61 내지 도 64는 도 55 내지 도 60에 나타내는 칩 집적 모듈의 제조 방법에 대한 제6 변형예에 따른 칩 집적 모듈의 제조 방법을 설명하기 위한 도면이다. 제6 변형예에서는 도 50을 참조하면서 설명한 제2 변형예에 따른 칩 집적 모듈(40F)과 마찬가지의 구성을 갖는 칩 집적 모듈의 제조 방법을 설명한다.
먼저, 도 55 내지 도 58을 참조하여 상술한 방법과 마찬가지로 하여, 수지(818)에 매립된 복수의 중간체(84E)를 준비한다.
도 61을 참조하여, 다음 공정에 대하여 설명한다. 먼저, 기둥 형상 접속부에 브리지를 접속한다. 제6 변형예에 따른 브리지는 배선층(946) 및 집적 회로 칩(948)을 갖는다. 배선층(946)은 배선(도 61에는 도시하지 않음.)을 갖고, 이 배선은 복수의 브리지 전극에 접속되어 있다. 이 브리지 전극이 기둥 형상 접속부에 접속된다. 예를 들어, 브리지 전극(942)은 기둥 형상 접속부(806)에 접속되고, 브리지 전극(944)은 기둥 형상 접속부(808)에 접속된다. 이에 의해, 브리지 전극(942, 944), 배선층(946) 및 집적 회로 칩은 브리지로서 기능한다.
또한, 다이 전극, 배선층 및 집적 회로 칩을 덮도록, 수지 밀봉을 행한다(도 61). 또한, 연삭 등에 의해 집적 회로 칩을 노출시킨다(도 62).
도 62를 참조하여, 다음 공정에 대하여 설명한다. 도 61에서는 집적 회로 칩의 하면은 수지(940)에 의해 덮여 있다. 집적 회로 칩의 하면 및 하면의 수지(940)를 연삭한다. 이에 의해, 도 62에 도시한 바와 같이, 집적 회로 칩의 하면이 노출된다.
도 63을 참조하여, 다음 공정에 대하여 설명한다. 이 공정에서는 집적 회로 칩이 매립되어 있는 수지(940)에 비아의 개구(950)를 형성한다. 예를 들어, 수지(940)에 레이저를 조사함으로써, 수지에 개구(950)를 형성해도 좋다. 개구(950)는 예를 들어 집적 회로 칩에 접속된 전극 패드(809)가 노출되도록 형성되어도 좋다. 또한, 형성되는 비아의 개구(950)는 전극 패드(809)부터 하방을 향함에 따라서 직경이 커지도록 형성되어도 좋다.
도 64를 참조하여, 다음 공정에 대하여 설명한다. 이 공정에서는 수지(940)에 형성한 개구에, 예를 들어 도금 등을 행함으로써 금속을 형성하고, 그 단부에 땜납을 설치한다. 이에 의해, 도 64에 도시한 바와 같이, 수지(940)에, 단부에 땜납(954)이 설치된 딥 비아(952)가 형성된다. 또한, 수지(818, 940)를 절단함으로써, 원하는 사이즈의 칩 집적 모듈로 개별화 할 수 있다.
또한, 제6 변형예에서는 집적 회로 칩의 하면 및 하면의 수지(940)를 연삭하는 예에 대하여 설명했으나, 이에 한정하지 않고, 수지(940) 등을 연삭하지 않은 상태에서, 개구(950)를 형성하고, 거기에 단부에 땜납이 설치된 딥 비아를 형성해도 좋다. 이에 의해, 제3 변형예에 있어서 설명한 칩 집적 모듈이 제작되어도 좋다.
(제7 변형예)
도 65 내지 도 66을 참조하여, 제7 변형예에 따른 칩 집적 모듈의 제조 방법에 대하여 설명한다. 제7 변형예에서는 먼저, 도 55 내지 도 58을 참조하여 설명한 바와 같이, 중간체(84E)를 제작한다.
도 65를 참조하여, 다음 공정에 대하여 설명한다. 이 공정에서는 수지(818)에 매립되어 있는 전극 패드(809)에 톨 필러(962)를 형성하거나, 접속부에 브리지를 접합하거나 한다. 제7 변형예에 따른 브리지는 배선층(964) 및 집적 회로 칩(966)을 갖는다. 배선층(964)은 배선을 갖고 있으며, 이 배선의 표면에 설치된 브리지 전극이 예를 들어 기둥 형상 접속부(806, 808)에 접속됨으로써, 브리지로서 기능한다.
또한, 형성된 톨 필러 및 기둥 형상 접속부에 결합된 브리지를 덮도록, 수지 밀봉한다(도 64). 또한, 연삭 등에 의해 톨 필러와 브리지를 노출시킨다(도 65).
도 66을 참조하여, 다음 공정에 대하여 설명한다. 이 공정에서는 톨 필러 및 브리지를 밀봉하고 있는 수지(960), 톨 필러 및 집적 회로 칩을 연삭한다. 이에 의해, 도 66에 도시한 바와 같이, 수지(960) 표면에 톨 필러 및 집적 회로 칩의 표면이 노출된다. 또한, 수지(818, 960)를 절단함으로써, 원하는 사이즈의 칩 집적 모듈을 제작할 수 있다.
(제8 변형예)
도 67 내지 도 69를 참조하여, 제8 변형예에 따른 칩 집적 모듈의 제조 방법에 대하여 설명한다. 제8 변형예에서는 먼저, 도 55 내지 도 58을 참조하여 설명한 바와 같이, 중간체(84E)를 준비한다.
도 67을 참조하여, 다음 공정에 대하여 설명한다. 이 공정에서는 수지(818)에 매립되어 있는 접속부에 브리지를 접합한다. 제8 변형예에 따른 브리지는 배선층(986) 및 집적 회로 칩(988)을 갖는다. 배선층(986)은 배선을 갖고 있다. 이 배선의 표면에 설치된 브리지 전극이 기둥 형상 접속부(806, 808)에 접속됨으로써, 브리지 전극 및 배선층(986)은 브리지로서 기능한다.
또한, 배선층(986) 및 배선층(986)에 형성된 브리지 전극을 덮도록 수지 밀봉한다. 이에 의해, 도 67에 도시한 바와 같이, 다이 전극 및 배선층(986)이 수지(980)에 의해 고정된 상태에서, 브리지가 기둥 형상 접속부에 접속된다.
도 68을 참조하여, 다음 공정에 대하여 설명한다. 이 공정에서는 집적 회로 칩(988)을 배선층(986)으로부터 제거한다. 또한, 수지(818)를 절단함으로써, 원하는 사이즈의 칩 집적 모듈을 제작할 수 있다.
도 69를 참조하여, 집적 회로 칩(988)을 배선층(986)으로부터 제거하는 공정에 대하여 상세하게 설명한다. 제8 변형예에서는 집적 회로 칩(988)고ㅏ 배선층의 절연층(994) 사이에, 박리층(996)이 설치되어 있다. 이 박리층(996)에 에너지 입자(981)(예를 들어, 레이저광 등)를 조사함으로써, 박리층(996)의 적어도 일부를 분해(변질)시킬 수 있다. 에너지 입자를 조사하는 영역을 화살표로 나타내는 스캔 방향으로 이동시킴으로써, 박리층(996)을 전체적으로 분해시킬 수 있다. 이에 의해, 집적 회로 칩(988)을 절연층(994)으로부터 제거할 수 있다.
또한, 여기에서는 에너지 입자를 조사하는 영역을 스캔함으로써 박리층(996)을 분해하는 예에 대하여 설명했으나, 이에 한정하지 않고, 스캔을 행하지 않고, 에너지 입자를 한번에 박리층(996) 전체에 조사해도 좋다.
<광 모듈의 제조 방법>
도 70 내지 도 74를 참조하여, 본 발명에 일 실시 형태에 따른 광 모듈의 제조 방법에 대하여 설명한다.
먼저, 박리층(852)이 표면에 형성된 지지체(850)를 준비한다. 계속해서, 도 70에 도시한 바와 같이, 박리층(852) 표면에, 배선층(860)을 형성한다. 이 배선층(860)은 2층 구조를 가져도 좋고, 보다 상세하게는, 도 5를 참조하여 설명한 배선층(630)과 실질적으로 동일한 구성을 가져도 좋다. 본 실시 형태에서는 배선층(630)의 상측의 층에는 복수의 도체 비아가 형성되어 있고, 각각의 도체 비아에는 전극이 결합되어 있다. 예를 들어, 도체 비아(861)에는 도체 포스트가 접속되는 전극(862)이 결합되어 있고, 도체 비아(863)에는 광소자 구동 칩이 접속되는 전극(864)이 결합되어 있다.
계속해서, 도 71에 도시한 바와 같이, 도체 포스트(870) 및 광소자 구동 칩(880)을 전극에 결합시킨다. 예를 들어, 도체 포스트(870)는 전극(862)에 결합된다. 또한, 광소자 구동 칩(880)은 복수의 전극 단자(874)를 갖고 있다. 전극 단자(874)는 땜납(782)을 통하여, 배선층(860) 표면에 형성된 전극(872)과 접속된다.
계속해서, 도 72에 도시한 바와 같이, 복수의 도체 포스트(870) 및 광소자 구동 칩(880)을 수지(882)에 의해 밀봉한다. 이에 의해, 복수의 도체 포스트(870) 및 광소자 구동 칩(880)이 고정된다.
계속해서, 박리층(852) 및 지지체(850)를 제거하고, 배선층(860)의 하면에 남은 박리층(852)을 제거하는 처리를 행한다. 또한, 수지(882) 상면을 연삭하고, 도 73에 도시한 바와 같이, 광소자 구동 칩(880) 상면에 금속층(884)을 형성한다.
계속해서, 도 74에 도시한 바와 같이, 금속층(884)이 하면이 되도록 전체를 상하로 반전시켜, 배선층(860) 상면에 광소자 칩(890)을 접합한다. 광소자 칩(890)에는 발광 소자(892), 수광 소자(894) 및 복수의 전극 단자(896)가 설치되어 있다. 복수의 전극 단자(896) 각각을, 땜납(868)을 통하여 배선층(860)의 전극(866)에 접합함으로써, 광소자 칩(890)이 배선층(860)에 접합된다. 또한, 광소자 칩(890)의 하측, 발광 소자(892), 수광 소자(894) 및 복수의 전극 단자(896)를 수지(898)에 의해 밀봉한다. 이에 의해 광 모듈(89)이 제작된다.
<칩 집적체의 제조 방법의 변형예>
도 75 내지 도 79를 참조하여, 다른 실시 형태에 따른 칩 집적체의 제조 방법에 대하여 설명한다.
먼저, 도 75에 도시한 바와 같이, 박리층(902)이 표면에 형성된 지지체(900)를 준비하고, 박리층(902) 표면에 각종 도체를 형성한다. 구체적으로는 도체 포스트가 접속되는 전극(906) 및 칩 집적 모듈이 접속되는 기둥 형상 접속부(908)(톨·필러) 등을 형성한다.
계속해서, 도 76에 도시한 바와 같이, 박리층(902) 상에 형성한 각종 도체에 각종 부재를 형성한다. 예를 들어, 전극(906)에 도체 포스트(907)를 형성하거나, 기둥 형상 접속부(908)에 칩 집적 모듈(909)를 접속하거나 해도 좋다. 칩 집적 모듈(909)는 기둥 형상 접속부(908) 상에 설치된 땜납에 의해, 기둥 형상 접속부(908)에 접속되어도 좋다. 칩 집적 모듈의 브리지 두께가 충분히 얇은 경우에는, 기둥 형상 접속부(908)는 이에 비하여 높이가 낮은 땜납 범프에 의한 대체도 가능하다.
계속해서, 도 77에 도시한 바와 같이, 형성된 각종 부재를 수지로 밀봉한다. 구체적으로는 도체 포스트(907), 기둥 형상 접속부(908) 및 칩 집적 모듈(909) 등을 수지(914)에 의해 밀봉해도 좋다. 그 후, 지지체(900)를 박리층(902)과 함께 배선층(904)으로부터 제거한다. 또한, 도체 포스트(907) 및 칩 집적 모듈(909)이 노출되도록, 수지(914)를 연삭한다.
계속해서, 도 78에 도시한 바와 같이, 배선층(912)를 수지(914) 상에 형성한다. 보다 구체적으로는 배선층(912)에 포함되는 배선이, 도체 포스트(907)가 노출된 부분 혹은 칩 집적 모듈(909)이 노출된 부분과 접속되도록, 배선층(912)을 수지(914) 상에 형성한다. 예를 들어, 배선층(912) 상에 형성된 전극(916)은 도체 비아를 통하여 도체 포스트(907)에 접속되어도 좋다. 또한, 콘택트 메탈(918)은 도체 비아를 통하여 칩 집적 모듈(909)에 접속되어도 좋다.
계속해서, 도 79에 도시한 바와 같이, 콘택트 메탈(918) 상에 방열 기구(922)를 탑재한다. 또한, 전극(916)에, 광 배선(920)이 접속된 광 모듈(917)을 접속한다. 이에 의해, 본 실시 형태에 따른 칩 집적체가 제작된다.
<집적 회로 칩>
도 80은 일 실시 형태인 집적 회로 칩의 구성예를 나타내는 도면이다. 집적 회로 칩(35)은 배선층(350)과 트랜지스터(370)와 배선층(350)과 트랜지스터(370)를 접속하는 접속층(390)을 포함한다.
배선층(350)은 5층의 적층 구조를 갖고 있으며, 각 층은 층간을 절연하는 막, 그 막에 매립된 배선 및 서로 상하로 인접하는 층의 배선을 접속하는 비아를 갖고 있다. 예를 들어, 제2 층의 배선(352)과 제3 층의 배선(354)은 비아(353)를 통하여 접속되어 있고, 배선(354)은 절연막(356)에 매립되어 있다. 각 층이 갖는 막은 예를 들어 BPSG(Boron-Phosphorous Silicate Glass) 등에 의해 구성되어도 좋다. 각 층이 갖는 배선은 예를 들어 구리 등의 금속에 의해 구성되어도 좋다. 또한, 상층부(예를 들어, 제5 층 및 제4 층)의 배선은 전원 혹은 접지가 되므로, 다른 층의 배선과 비교하여 미세하지 않아도 좋다.
이상, 몇 가지의 대표적인 실시 형태에 대해서, 도면을 사용하여 설명했으나, 상기한 실시 형태 및 변형예에는 더욱 다양한 변형예가 있다. 상기한 설명에 대하여 모순을 발생하지 않는 범위에서, 실시 형태의 일부를 적절히 변경할 수 있다. 또한, 예를 들어 상기한 실시 형태 및 변형예의 일부분을 다른 실시 형태의 일부분과 조합하여 적용할 수 있다.
상기 실시 형태에서는 각종 기둥 형상 접속부가, 다이 표면의 대략 수직 방향을 향하는 예에 대하여 주로 설명하였다. 이에 한정하지 않고, 각종 기둥 형상 접속부는 다른 다이를 향하는 방향으로 연장되어 있으면, 어떤 방향을 향하도록 형성되어도 좋다. 또한, 기둥 형상 접속부의 각종 치수나 단면 형상, 가로세로비(단면 방향의 치수와 그에 수직한 방향의 치수 비) 등은 성능·신뢰성 등으로부터의 요구, 선택할 수 있는 제조 프로세스 등에 따라 적절하게 설정하는 것이 가능하다.
상기 실시 형태에서는, 브리지가 칩을 포함하는 경우에는 주로, 브리지가 배선을 포함하고 있고, 이 배선을 통하여 칩이 브리지 전극에 접속되어 있는 예를 설명하였다. 이에 한정하지 않고, 브리지는 배선을 포함하지 않아서 좋고, 칩은 브리지 전극에 직접적으로 접속되어도 좋다.
또한, 상기 실시 형태에서는 주로, 각종 다이(예를 들어, 제1 다이 및 제2 다이 등)가 배선을 포함하는 예를 설명하였다. 이에 한정하지 않고, 다이는 배선을 포함하지 않아도 좋다. 이 경우에는 다이가 갖는 집적 회로 칩은 다이 전극에 직접적으로 접속되어도 좋다.
상기 실시 형태에서는 배선(904)으로서 지지체(900) 상에 형성된 박막 배선층을 사용했으나, 배선(904)은 이에 한정하지 않고, 각종 공지의 인터포저나 배선 기판으로 하는 것도 가능하다.
본 발명은 반도체 모듈 등에 널리 적용가능하다.

Claims (25)

  1. (a) 제1 지지체의 제1 면 상에, 상기 제1 면의 면외 방향으로 연장되는 제1 기둥 형상 접속부를 포함하는 제1 접속부와 상기 제1 면의 면외 방향으로 연장되는 제2 기둥 형상 접속부를 포함하는 제2 접속부를 형성하는 공정,
    (b) 제1 IC 칩 및 상기 제1 IC 칩에 접속되는 제1 다이 전극을 갖는 제1 반도체 다이와 제2 IC 칩 및 상기 제2 IC 칩에 접속되는 제2 다이 전극을 갖는 제2 반도체 다이를 준비하여, 상기 제1 접속부 상에 상기 제1 다이 전극이 배치되고, 또한, 상기 제2 접속부 상에 상기 제2 다이 전극이 배치되도록, 상기 제1 반도체 다이 및 상기 제2 반도체 다이 각각을 상기 제1 지지체 상에 탑재하는 공정,
    (c) 상기 (b)공정 후에, 상기 제1 반도체 다이, 상기 제2 반도체 다이, 상기 제1 접속부 및 상기 제2 접속부를, 제1 밀봉체에 의해 밀봉하는 공정,
    (d) 상기 (c)공정 후에, 상기 제1 지지체를 제거하고, 또한, 상기 제1 기둥 형상 접속부의 일부분 및 상기 제2 기둥 형상 접속부의 일부분을 각각 상기 제1 밀봉체로부터 노출시키는 공정,
    (e) 상기 제1 접속부에 접속되는 제1 브리지 전극 및 상기 제2 접속부에 접속되는 제2 브리지 전극을 포함하는 브리지를 준비하여, 상기 (d)공정 후에, 상기 제1 기둥 형상 접속부 상에 상기 제1 브리지 전극이 배치되고, 또한, 상기 제2 기둥 형상 접속부 상에 상기 제2 브리지 전극이 배치되도록, 상기 브리지를 상기 제1 밀봉체로 밀봉된 구조체에 탑재하는 공정을 포함하는, 반도체 모듈의 제조 방법.
  2. 제1항에 있어서,
    (f) 상기 (e)공정 후에, 상기 제1 브리지 전극 및 상기 제2 브리지 전극을, 제2 밀봉체로 밀봉하는 공정을 더 포함하는, 반도체 모듈의 제조 방법.
  3. 제2항에 있어서,
    상기 제1 밀봉체는 복수의 제1 필러 입자를 포함하고,
    상기 제2 밀봉체는 복수의 제2 필러 입자를 포함하고,
    상기 복수의 제1 필러 입자의 평균 입경은 상기 복수의 제2 필러 입자의 평균 입경보다 큰, 반도체 모듈의 제조 방법.
  4. 제1항에 있어서,
    상기 (a)공정에서는 상기 제1 접속부 및 상기 제2 접속부 각각은 바탕의 시드(seed)층 상에 형성되고,
    상기 (b)공정에서는 상기 제1 접속부의 측면 및 상기 제2 접속부의 측면은 산화 피막으로 덮여 있는, 반도체 모듈의 제조 방법.
  5. 제4항에 있어서,
    상기 (b)공정에서는
    상기 제1 다이 전극은 땜납재를 통하여 상기 제1 접속부에 접합되고,
    상기 제2 다이 전극은 땜납재를 통하여 상기 제2 접속부에 접합되는, 반도체 모듈의 제조 방법.
  6. 제4항에 있어서,
    상기 (e)공정에서는
    상기 제1 브리지 전극은 땜납재를 통하여 상기 제1 접속부에 접합되고,
    상기 제2 브리지 전극은 땜납재를 통하여 상기 제2 접속부에 접합되는, 반도체 모듈의 제조 방법.
  7. 제1항에 있어서,
    상기 (e)공정에 있어서, 상기 브리지를 준비하는 공정은
    (e1) 제2 지지체 상에 제1 절연층, 배선 및 제2 절연층을 적층하도록 순서대로 형성하는 공정,
    (e2) 상기 (e1)공정 후에, 상기 제2 절연층보다도 두꺼운 제3 절연층을 통하여 상기 제2 지지체 상의 상기 제2 절연층과 기판을 접합하는 공정,
    (e3) 상기 (e2)공정 후에, 상기 제2 지지체를 제거하는 공정,
    (e4) 상기 (e3)공정 후에, 상기 제1 절연층 상에 상기 배선과 전기적으로 접속된 상기 제1 브리지 전극 및 상기 제2 브리지 전극을 형성하는 공정을 더 갖는, 반도체 모듈의 제조 방법.
  8. (a) 제1 지지체의 제1 면 상에 제1 절연층을 형성한 후, 상기 제1 절연층에 제1 개구부 및 제2 개구부를 형성하는 공정,
    (b) 상기 제1 개구부 내에 형성되는 제1 기둥 형상 접속부를 포함하는 제1 접속부와 상기 제2 개구부 내에 형성되는 제2 기둥 형상 접속부를 포함하는 제2 접속부를 형성하는 공정,
    (c) 제1 IC 칩, 상기 제1 IC 칩에 접속되는 제1 다이 전극 및 상기 제1 다이 전극을 밀봉하는 제2 절연층을 갖는 제1 반도체 다이와, 제2 IC 칩, 상기 제2 IC 칩에 접속되는 제2 다이 전극 및 상기 제2 다이 전극을 밀봉하는 제3 절연층을 갖는 제2 반도체 다이를 준비하여, 상기 제1 접속부 상에 상기 제1 다이 전극이 배치되고, 또한, 상기 제2 접속부 상에 상기 제2 다이 전극이 배치되도록, 상기 제1 반도체 다이 및 상기 제2 반도체 다이 각각을 상기 제1 지지체 상에 탑재하는 공정,
    (d) 상기 (c)공정 후에, 상기 제1 반도체 다이 및 상기 제2 반도체 다이를 제1 밀봉체에 의해 밀봉하는 공정,
    (e) 상기 (d)공정 후에, 상기 제1 지지체를 제거하고, 또한, 상기 제1 기둥 형상 접속부의 일부분 및 상기 제2 기둥 형상 접속부의 일부분을 각각 상기 제1 절연층으로부터 노출시키는 공정,
    (f) 상기 제1 접속부에 접속되는 제1 브리지 전극과 상기 제2 접속부에 접속되는 제2 브리지 전극을 포함하는 브리지를 준비하여, 상기 (e)공정 후에, 상기 제1 기둥 형상 접속부 상에 상기 제1 브리지 전극이 배치되고, 또한, 상기 제2 기둥 형상 접속부 상에 상기 제2 브리지 전극이 배치되도록, 상기 브리지를 상기 제1 밀봉체로 밀봉된 구조체에 탑재하는 공정을 포함하고,
    상기 (c)공정에 있어서,
    상기 제1 절연층과 상기 제2 절연층은 서로 접합되고, 또한, 상기 제1 다이 전극은 상기 제1 절연층 및 상기 제2 절연층에 의해 밀봉되고,
    상기 제1 절연층과 상기 제3 절연층은 서로 접합되고, 또한, 상기 제2 다이 전극은 상기 제1 절연층 및 상기 제3 절연층에 의해 밀봉되는, 반도체 모듈의 제조 방법.
  9. 제8항에 있어서,
    상기 (b)공정에서는
    상기 제1 다이 전극은 땜납재를 통하여 상기 제1 접속부에 접합되고,
    상기 제2 다이 전극은 땜납재를 통하여 상기 제2 접속부에 접합되는, 반도체 모듈의 제조 방법.
  10. 제9항에 있어서,
    상기 (f)공정에서 준비하는 상기 브리지는 상기 제1 브리지 전극 및 상기 제2 브리지 전극의 각각의 일부분을 밀봉하는 제4 절연층을 더 갖고,
    상기 (f)공정에서는
    상기 제1 브리지 전극은 땜납재를 통하여 상기 제1 접속부에 접합되고,
    상기 제2 브리지 전극은 땜납재를 통하여 상기 제2 접속부에 접합되고,
    상기 제1 절연층과 상기 제4 절연층은 서로 접합되는, 반도체 모듈의 제조 방법.
  11. 제1 IC 칩 및 상기 제1 IC 칩에 접속되는 제1 다이 전극을 갖는 제1 반도체 다이와,
    제2 IC 칩 및 상기 제2 IC 칩에 접속되는 제2 다이 전극을 갖는 제2 반도체 다이와,
    상기 제1 다이 전극에 전기적으로 접속되는 제1 접속부와,
    상기 제2 다이 전극에 전기적으로 접속되는 제2 접속부와,
    상기 제1 접속부에 접속된 제1 브리지 전극 및 상기 제2 접속부에 접속된 제2 브리지 전극을 갖는 브리지와,
    상기 제1 반도체 다이 및 상기 제2 반도체 다이를 밀봉하는 제1 밀봉체를 구비하고,
    상기 제1 접속부는 상기 제1 반도체 다이와 상기 브리지 사이에 배치되고, 상기 제1 반도체 다이 및 상기 브리지의 일측에서 타측을 향하는 방향으로 연장되는 제1 기둥 형상 접속부를 포함하고,
    상기 제1 접속부는 상기 제1 반도체 다이와 상기 브리지 사이에 배치되고, 상기 제1 반도체 다이 및 상기 브리지의 일측에서 타측을 향하는 방향으로 연장되는 제2 기둥 형상 접속부를 포함하고,
    상기 제1 브리지 전극 및 상기 제2 브리지 전극은 상기 제1 밀봉체로부터 노출되고,
    상기 제1 기둥 형상 접속부 및 상기 제2 기둥 형상 접속부 각각은 상기 제1 밀봉체에 밀봉되어 있는, 반도체 모듈.
  12. 제11항에 있어서,
    상기 제1 브리지 전극 및 상기 제2 브리지 전극 각각은 제2 밀봉체에 밀봉되어 있는, 반도체 모듈.
  13. 제11항에 있어서,
    상기 제1 밀봉체는 복수의 제1 필러 입자를 포함하고,
    상기 제2 밀봉체는 복수의 제2 필러 입자를 포함하고,
    상기 복수의 제1 필러 입자의 평균 입경은 상기 복수의 제2 필러 입자의 평균 입경보다 큰, 반도체 모듈.
  14. 제11항에 있어서,
    상기 제1 접속부의 측면 및 상기 제2 접속부의 측면은 산화 피막으로 덮여져 있는, 반도체 모듈.
  15. 제11항에 있어서,
    상기 브리지는
    칩과,
    상기 칩 상에 순서대로 적층된 제1 절연층, 제2 절연층 및 제3 절연층과,
    상기 제2 절연층과 상기 제3 절연층 사이에 끼워지고, 상기 제1 브리지 전극 및 상기 제2 브리지 전극 각각에 접속된 배선을 갖고,
    상기 제1 절연층의 두께는 상기 제2 절연층의 두께보다도 두꺼운, 반도체 모듈.
  16. 제1 전극을 갖는 제1 다이와,
    제2 전극을 갖는 제2 다이와,
    상기 제1 전극에 전기적으로 접속되는 제1 접속부와,
    상기 제2 전극에 전기적으로 접속되는 제2 접속부와,
    상기 제1 접속부와 상기 제2 접속부에 전기적으로 접속된 브리지를 구비하고,
    상기 제1 접속부는 상기 브리지로부터 상기 제1 다이를 향한 기둥 형상 접속부를 갖는, 전자 장치.
  17. 제16항에 있어서,
    상기 기둥 형상 접속부는 상기 브리지로부터 상기 제1 전극을 향한 제1 기둥 형상 접속부와 상기 제1 기둥 형상 접속부의 단부에 접속되어 있고, 상기 제1 기둥 형상 접속부의 단부로부터 상기 제1 전극을 향한 제2 기둥 형상 접속부를 갖고,
    상기 제1 기둥 형상 접속부의 상기 제2 기둥 형상 접속부에 접속되어 있는 부분의 단면적은 상기 제2 기둥 형상 접속부의 상기 제1 기둥 형상 접속부에 접속되어 있는 부분의 단면적보다도 큰, 전자 장치.
  18. 제16항에 있어서,
    상기 제1 다이 및 상기 제2 다이를 일체가 되어 밀봉하는 밀봉 부재를 더 구비하는, 전자 장치.
  19. 제16항에 있어서,
    상기 브리지는 칩을 포함하는, 전자 장치.
  20. 제16항에 있어서,
    상기 브리지는 땜납을 통하여 상기 기둥 형상 접속부에 접속되어 있는, 전자 장치.
  21. 제16항에 있어서,
    상기 제1 다이는 하이브리드 본딩에 의해 상기 제1 접속부에 접속되어 있고,
    상기 제2 다이는 하이브리드 본딩에 의해 상기 제2 접속부에 접속되어 있고,
    상기 제1 다이 및 상기 제2 다이는 일체가 되어 밀봉 부재에 의해 밀봉되어 있는, 전자 장치.
  22. 제16항에 기재된 전자 장치와,
    배선이 내부에 설치되어 있는 배선층과,
    상기 배선과 상기 전자 장치를 전기적으로 접속하는 접속부를 구비하는, 전자 모듈.
  23. 제22항에 있어서,
    상기 제1 다이는 제3 접속부가 전기적으로 접속되어 있는 제3 전극을 갖고,
    상기 제1 다이, 상기 제3 전극 및 상기 제3 접속부는 일체가 되어 밀봉 부재에 의해 밀봉되어 있고,
    상기 제3 접속부는 상기 밀봉 부재를 관통하여, 상기 배선층에 접속되어 있는, 전자 모듈.
  24. 지지체 상에 기둥 형상의 상기 지지체로부터 돌출된 기둥 형상의 기둥 형상 접속부를 포함하는 제1 접속부와 제2 접속부를 형성하는 형성 공정과,
    상기 제1 접속부에 제1 다이가 갖는 제1 전극을 결합시키고, 상기 제2 접속부에 제2 다이가 갖는 제2 전극을 결합시키는 다이 결합 공정과,
    상기 제1 다이, 상기 제2 다이, 상기 제1 접속부를 수지에 의해 밀봉하는 밀봉 공정과,
    상기 제1 접속부의 하부와 상기 제2 접속부의 하부에 브리지를 결합시키는 브리지 결합 공정을 포함하는, 전자 장치의 제조 방법.
  25. 제24항에 있어서,
    상기 제1 접속부는 기둥 형상의 제1 기둥 형상 접속부와 기둥 형상의 제2 기둥 형상 접속부를 갖고,
    상기 형성 공정은 상기 제1 접속부가 상기 지지체로부터 상기 제1 다이를 향하여 돌출되도록, 상기 지지체 상에 상기 제1 접속부를 형성하는 공정과, 상기 제2 기둥 형상 접속부가 상기 제1 기둥 형상 접속부로부터 상기 제1 다이를 향하여 돌출되도록, 제2 접속부를 상기 제1 접속부의 상에 형성하는 공정을 포함하고,
    상기 제1 기둥 형상 접속부의 상기 제2 기둥 형상 접속부에 접속되어 있는 부분의 단면적은 상기 제2 기둥 형상 접속부의 상기 제1 기둥 형상 접속부에 접속되어 있는 부분의 단면적보다도 크고,
    상기 다이 결합 공정은 상기 제2 기둥 형상 접속부에 상기 제1 다이를 접속하는 공정을 포함하는, 전자 장치의 제조 방법.
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20200395313A1 (en) 2019-06-11 2020-12-17 Intel Corporation Heterogeneous nested interposer package for ic chips
US20210005542A1 (en) 2019-07-03 2021-01-07 Intel Corporation Nested interposer package for ic chips

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9443824B1 (en) * 2015-03-30 2016-09-13 Qualcomm Incorporated Cavity bridge connection for die split architecture
US10622311B2 (en) * 2017-08-10 2020-04-14 International Business Machines Corporation High-density interconnecting adhesive tape
US10510721B2 (en) * 2017-08-11 2019-12-17 Advanced Micro Devices, Inc. Molded chip combination
US10651126B2 (en) * 2017-12-08 2020-05-12 Applied Materials, Inc. Methods and apparatus for wafer-level die bridge
US11289424B2 (en) * 2018-11-29 2022-03-29 Taiwan Semiconductor Manufacturing Company, Ltd. Package and method of manufacturing the same
US11854984B2 (en) * 2019-09-25 2023-12-26 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and manufacturing method thereof
US11094637B2 (en) * 2019-11-06 2021-08-17 International Business Machines Corporation Multi-chip package structures having embedded chip interconnect bridges and fan-out redistribution layers
US11239167B2 (en) * 2019-12-04 2022-02-01 International Business Machines Corporation Cu—Cu bonding for interconnects on bridge chip attached to chips and packaging substrate

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20200395313A1 (en) 2019-06-11 2020-12-17 Intel Corporation Heterogeneous nested interposer package for ic chips
US20210005542A1 (en) 2019-07-03 2021-01-07 Intel Corporation Nested interposer package for ic chips

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