KR20240046383A - 표시 장치 - Google Patents

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light emitting
light
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김슬기
공태진
김명희
박지은
소명수
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삼성디스플레이 주식회사
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Abstract

표시 장치는 제1 전극, 상기 제1 전극을 둘러싸는 외곽 전극, 상기 제1 전극을 노출하는 개구부를 포함하며, 상기 외곽 전극과 중첩하는 뱅크, 상기 뱅크의 상기 개구부 내에서 상기 제1 전극 상에 배치된 발광 소자, 및 상기 발광 소자 상의 제2 전극을 포함한다.

Description

표시 장치 {DISPLAY DEVICE}
본 발명은 표시 장치에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조됨에 따라 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 발명이 해결하고자 하는 과제는 불량 화소를 리페어할 수 있는 표시 장치를 제공하는 것이다.
본 발명의 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 실시예에 따른 표시 장치는 제1 전극, 상기 제1 전극을 둘러싸는 외곽 전극, 상기 제1 전극을 노출하는 개구부를 포함하며, 상기 외곽 전극과 중첩하는 뱅크, 상기 뱅크의 상기 개구부 내에서 상기 제1 전극 상에 배치된 발광 소자, 및 상기 발광 소자 상의 제2 전극을 포함한다.
상기 외곽 전극은 상기 제1 전극과 이격될 수 있다.
상기 표시 장치는 상기 외곽 전극과 상기 제1 전극 사이의 연결부를 더 포함할 수 있다.
상기 제1 전극, 상기 외곽 전극, 및 상기 연결부는 동일한 층에 배치될 수 있다.
상기 외곽 전극의 일 단부는 상기 연결부의 일측과 연결되고, 상기 외곽 전극의 타 단부는 상기 연결부의 타측과 연결될 수 있다.
상기 외곽 전극은 상기 연결부와 단선될 수 있다.
상기 외곽 전극은 상기 제1 전극과 전기적으로 연결될 수 있다.
상기 외곽 전극은 상기 제1 전극과 분리될 수 있다.
상기 표시 장치는 상기 외곽 전극 상에 배치된 더미 발광 소자를 더 포함할 수 있다.
상기 더미 발광 소자는 상기 뱅크와 부분적으로 중첩할 수 있다.
상기 제1 전극과 상기 외곽 전극은 동일한 층에 배치될 수 있다.
제1 화소 및 제2 화소를 포함하는 표시 장치에 있어서, 상기 제1 화소와 상기 제2 화소는 각각, 제1 전극, 상기 제1 전극과 둘러싸는 외곽 전극, 상기 제1 전극을 노출하는 개구부를 포함하며, 상기 외곽 전극과 중첩하는 뱅크, 상기 뱅크의 상기 개구부 내에서 상기 제1 전극 상에 배치된 발광 소자, 및 상기 발광 소자 상의 제2 전극을 포함한다.
상기 외곽 전극은 상기 제1 전극과 이격될 수 있다.
상기 표시 장치는 상기 외곽 전극과 상기 제1 전극 사이의 연결부를 더 포함할 수 있다.
상기 제1 화소의 상기 외곽 전극의 일 단부는 상기 연결부의 일측과 연결되고, 상기 제1 화소의 상기 외곽 전극의 타 단부는 상기 연결부의 타측과 연결될 수 있다.
상기 제2 화소의 상기 외곽 전극은 상기 연결부와 분리될 수 있다.
상기 제1 화소의 상기 외곽 전극은 상기 제1 전극과 전기적으로 연결될 수 있다.
상기 제2 화소의 상기 외곽 전극은 상기 제1 전극과 분리될 수 있다.
상기 표시 장치는 상기 제2 화소는 상기 외곽 전극 상에 배치된 더미 발광 소자를 더 포함할 수 있다.
상기 더미 발광 소자는 상기 뱅크와 부분적으로 중첩할 수 있다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
상술한 실시예에 의하면, 발광 영역의 외곽부에서 발광 소자의 컨택 불량이 발생하는 경우 발광 영역의 외곽부에 위치하는 외곽 전극을 단선시켜 불량 화소를 리페어할 수 있다.
실시예들에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 실시예에 따른 표시 장치의 사시도이다.
도 2는 실시예에 따른 표시 장치의 단면도이다.
도 3은 실시예에 따른 표시 패널의 평면도이다.
도 4는 실시예에 따른 화소의 회로도이다.
도 5는 실시예에 따른 발광 소자의 사시도이다.
도 6은 실시예에 따른 발광 소자의 단면도이다.
도 7 및 도 8은 실시예에 따른 화소의 평면도들이다.
도 9는 도 7의 A-A' 선을 기준으로 자른 단면도이다.
도 10 내지 도 13은 실시예에 따른 전자 장치의 예시 도면들이다.
본 발명의 이점 및 특징, 그리고 이를 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있다. 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자에 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
"연결" 또는 "접속"이라 함은 물리적 및/또는 전기적인 연결 또는 접속을 포괄적으로 의미할 수 있다. 이는 직접적 또는 간접적인 연결 또는 접속과 일체형 또는 비일체형 연결 또는 접속을 포괄적으로 의미할 수 있다.
소자(elements) 또는 층이 다른 소자 또는 층의 "상(on)"으로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성요소를 지칭한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들에 대해 상세히 설명한다.
도 1은 실시예에 따른 표시 장치의 사시도이다. 도 2는 실시예에 따른 표시 장치의 단면도이다. 도 3은 실시예에 따른 표시 패널의 평면도이다.
도 1 내지 도 3을 참조하면, 표시 장치(DD)는 표시 패널(PNL)과 윈도우(WD)를 포함할 수 있다.
표시 장치(DD)는 영상을 표시하는 표시 영역(DD_DA)과 영상을 표시하지 않는 비표시 영역(DD_NDA)을 포함할 수 있다. 비표시 영역(DD_NDA)은 표시 영역(DD_DA)의 적어도 일측에 제공될 수 있다. 일 예로, 비표시 영역(DD_NDA)은 표시 영역(DD_DA)을 둘러싸도록 제공될 수 있다.
표시 장치(DD)는 각진 모서리를 가진 직사각형의 판상으로 제공될 수 있으나, 실시예에 따라, 표시 장치(DD)의 모서리는 곡선 형상을 가질 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 표시 장치(DD)는 다양한 형상으로 구현될 수 있다.
표시 장치(DD)는 스마트폰, 텔레비전, 태블릿 PC, 이동 전화기, 영상 전화기, 전자책 리더기, 데스크탑 PC, 랩탑 PC, 넷북 컴퓨터, 워크스테이션, 서버, PDA, PMP(portable multimedia player), MP3 플레이어, 의료 기기, 카메라, 또는 웨어러블 표시 장치 등과 같이 적어도 일면에 표시면이 적용된 전자 장치에 적용될 수 있다.
표시 패널(PNL) 및 이를 형성하기 위한 기판(SUB)은 영상을 표시하기 위한 표시 영역(DA)과, 표시 영역(DA)을 제외한 비표시 영역(NDA)을 포함할 수 있다. 표시 영역(DA)은 영상이 표시되는 화면을 구성할 수 있고, 비표시 영역(NDA)은 표시 영역(DA)을 제외한 나머지 영역일 수 있다.
설명의 편의를 위해 도 3에서는 표시 영역(DA)을 중심으로 표시 패널(PNL)의 구조를 간략하게 도시하기로 한다. 다만, 실시예에 따라 적어도 하나의 구동 회로부(일 예로, 스캔 구동부 및 데이터 구동부 중 적어도 하나), 배선들 및/또는 패드들이 표시 패널(PNL)에 더 배치될 수 있다.
표시 영역(DA)에는 화소 유닛(PXU)이 배치될 수 있다. 화소 유닛(PXU)은 제1 화소(PXL1), 제2 화소(PXL2) 및/또는 제3 화소(PXL3)를 포함할 수 있다. 이하에서는, 제1 화소(PXL1), 제2 화소(PXL2), 및 제3 화소(PXL3) 중 적어도 하나의 화소를 임의로 지칭하거나 두 종류 이상의 화소들을 포괄적으로 지칭할 때, "화소(PXL)" 또는 "화소들(PXL)"이라 하기로 한다.
화소들(PXL)은 스트라이프(stripe) 또는 펜타일(PENTILETM) 배열 구조 등에 따라 규칙적으로 배열될 수 있다. 다만, 화소들(PXL)의 배열 구조가 이에 한정되지는 않으며, 화소들(PXL)은 다양한 구조 및/또는 방식으로 표시 영역(DA)에 배열될 수 있다.
실시예에 따라, 표시 영역(DA)에는 서로 다른 색의 광을 방출하는 두 종류 이상의 화소들(PXL)이 배치될 수 있다. 일 예로, 표시 영역(DA)에는 제1 색의 광을 방출하는 제1 화소들(PXL1), 제2 색의 광을 방출하는 제2 화소들(PXL2), 및 제3 색의 광을 방출하는 제3 화소들(PXL3)이 배열될 수 있다. 서로 인접하도록 배치된 적어도 하나의 제1 내지 제3 화소들(PXL1, PXL2, PXL3)은 다양한 색의 광을 방출할 수 있는 하나의 화소 유닛(PXU)을 구성할 수 있다. 예를 들어, 제1 화소(PXL1)는 적색의 광을 방출하는 적색 화소일 수 있고, 제2 화소(PXL2)는 녹색의 광을 방출하는 녹색 화소일 수 있으며, 제3 화소(PXL3)는 청색의 광을 방출하는 청색 화소일 수 있으나, 이에 한정되지는 않는다. 도 1 및 도 2에서는 화소 유닛(PXU)이 하나의 제1 화소(PXL1), 하나의 제2 화소(PXL2), 및 하나의 제3 화소(PXL3)를 포함하는 경우를 예시하였으나, 반드시 이에 제한되는 것은 아니며, 화소 유닛(PXU)은 하나의 제1 화소(PXL1), 두 개의 제2 화소(PXL2), 및 하나의 제3 화소(PXL3)를 포함할 수도 있다.
제1 화소(PXL1), 제2 화소(PXL2), 및 제3 화소(PXL3)는 서로 동일한 색의 광을 방출하는 발광 소자들(LD)을 구비하되, 각각의 발광 소자(LD) 상에 배치된 서로 다른 색상의 컬러 변환층을 포함함으로써, 각각 제1 색, 제2 색, 및 제3 색의 광을 방출할 수 있다.
제1 화소(PXL1), 제2 화소(PXL2), 및 제3 화소(PXL3)는 각각 제1 색의 발광 소자(LD), 제2 색의 발광 소자(LD), 및 제3 색의 발광 소자(LD)를 광원으로 구비함으로써, 각각 제1 색의 광, 제2 색의 광, 및 제3 색의 광을 방출할 수 있다. 다만, 각각의 화소(PXL)가 방출하는 광의 색은 다양하게 변경될 수 있다.
화소(PXL)는 제어 신호(일 예로, 주사 신호 및 데이터 신호) 및/또는 전원(일 예로, 제1 전원 및 제2 전원)에 의해 구동되는 적어도 하나의 발광 소자(LD)를 포함할 수 있다. 화소(PXL)는 능동형 화소로 구성될 수 있다. 다만, 표시 장치에 적용될 수 있는 화소들(PXL)의 종류, 구조 및/또는 구동 방식이 특별히 한정되지는 않는다. 예를 들어, 각각의 화소(PXL)는 다양한 구조 및/또는 구동 방식이 수동형 또는 능동형 발광 표시 장치의 화소로 구성될 수 있다.
표시 패널(PNL) 상에는 표시 패널(PNL)의 노출면을 보호하기 위한 윈도우(WD)가 제공될 수 있다. 윈도우(WD)는 외부 충격으로부터 표시 패널(PNL)을 보호하고, 사용자에게 입력면 및/또는 표시면을 제공할 수 있다. 윈도우(WD)는 광학 투명 점착(또는 접착) 부재(미도시)를 이용하여 표시 패널(PNL)과 결합될 수 있다.
윈도우(WD)는 유리 기판, 플라스틱 필름, 플라스틱 기판으로부터 선택된 다층 구조를 가질 수 있다. 이러한 다층 구조는 연속 공정 또는 접착층을 이용한 접착 공정을 통해 형성될 수 있다. 윈도우(WD)는 전체 또는 일부가 가요성을 가질 수 있다.
표시 패널(PNL)과 윈도우(WD) 사이에는 터치 센서(미도시)가 배치될 수 있다. 터치 센서는 표시 패널(PNL)에서 영상이 출사되는 면상에 직접 배치되어 사용자의 터치 입력을 수신할 수 있다.
도 4는 실시예에 따른 화소의 회로도이다.
실시예에 따라, 도 4에 도시된 각각의 화소(PXL)는 도 3의 화소들(PXL) 중 어느 하나일 수 있다. 예를 들어, 도 4의 화소(PXL)는 어느 하나의 제1 화소(PXL1), 제2 화소(PXL2), 또는 제3 화소(PXL3)일 수 있다. 표시 영역(DA)에 배치된 화소들(PXL)은 실질적으로 서로 동일 또는 유사한 구조를 가질 수 있다. 화소들(PXL)은 도 4의 실시예들에 개시된 구조 외에도 다양한 구조를 가질 수 있다.
도 4를 참조하면, 화소(PXL)는 주사 라인(SL) 및 데이터 라인(DL)에 전기적으로 연결될 수 있다. 화소(PXL)는 제1 전원(VDD)(또는 제1 전원 라인(PL1)) 및 제2 전원(VSS)(또는 제2 전원 라인(PL2))에 전기적으로 연결될 수 있다. 실시예에서, 화소(PXL)는 적어도 하나의 다른 신호 라인 및/또는 전원 라인에 더 연결될 수 있다. 예를 들어, 화소(PXL)는 제어 라인(SSL) 및 초기화 전원(VINT)의 전압이 인가되는 초기화 전원 라인(INL)에 전기적으로 연결될 수 있다.
화소(PXL)는 각각의 데이터 신호(DS)에 대응하는 휘도의 광을 생성하기 위한 발광부(EMU)를 포함할 수 있다. 화소(PXL)는 발광부(EMU)를 구동하기 위한 화소 회로(PXC)를 더 포함할 수 있다.
발광부(EMU)는 제1 전극(ET1) 및 제2 전극(ET2)과, 제1 및 제2 전극들(ET1, ET2)의 사이에 전기적으로 연결된 적어도 하나의 발광 소자(LD)를 포함할 수 있다. 발광 소자(LD)는 제1 전극(ET1) 및/또는 화소 회로(PXC)를 통해 제1 전원(VDD)에 전기적으로 연결될 수 있고, 제2 전극(ET2)을 통해 제2 전원(VSS)에 전기적으로 연결될 수 있다.
제1 전원(VDD)과 제2 전원(VSS)은 서로 다른 전위의 전압을 공급할 수 있다. 제1 전원(VDD)과 제2 전원(VSS)의 전위 차는 발광 소자(LD)의 문턱 전압 이상일 수 있다.
실시예에서, 발광부(EMU)는 화소 회로(PXC)와 제2 전원(VSS)의 사이에 순방향으로 연결된 단일의 발광 소자(LD)를 포함할 수 있다. 다른 실시예에서, 발광부(EMU)는 제1 전원(VDD)과 제2 전원(VSS)의 사이에 순방향으로 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 예를 들어, 발광부(EMU)는 화소 회로(PXC)와 제2 전원(VSS)의 사이에 병렬, 직렬, 또는 직-병렬로 연결된 복수의 발광 소자들(LD)을 포함할 수도 있다. 실시예에서, 각각의 발광 소자(LD)는 질화물계 반도체 물질 또는 인화물계 반도체 물질 등을 사용하여 나노미터 내지 마이크로미터 범위의 작은 크기로 제조된 무기 발광 다이오드일 수 있으나, 반드시 이에 한정되지는 않는다. 발광부(EMU)를 구성하는 발광 소자들(LD)의 종류, 연결 구조 및/또는 개수 등은 실시예에 따라 다양하게 변경될 수 있다.
제1 전원(VDD)과 제2 전원(VSS)의 사이에 순방향으로 연결된 적어도 하나의 발광 소자(LD)는 각 화소(PXL)의 유효 광원을 구성할 수 있다. 해당 화소(PXL)의 화소 회로(PXC) 등을 통해 각각의 발광 소자(LD)로 구동 전류가 공급되면, 발광 소자(LD)는 구동 전류에 대응하는 휘도로 발광할 수 있다. 이에 따라, 화소(PXL)는 구동 전류에 대응하는 휘도로 발광할 수 있다.
화소 회로(PXC)는 제1 전원(VDD)과 발광부(EMU)의 사이에 전기적으로 연결될 수 있다. 화소 회로(PXC)는 주사 라인(SL) 및 데이터 라인(DL)에 전기적으로 연결될 수 있고, 주사 라인(SL) 및 데이터 라인(DL)으로부터 각각 주사 신호(SC) 및 데이터 신호(DS)를 공급받을 수 있다. 화소 회로(PXC)는 제어 라인(SSL) 및 초기화 전원 라인(INL)에 전기적으로 연결될 수 있고, 제어 라인(SSL) 및 초기화 전원 라인(INL)으로부터 각각 제어 신호(SSC) 및 초기화 전원(VINT)의 전압을 공급받을 수 있다.
화소 회로(PXC)는 적어도 하나의 트랜지스터(M) 및 커패시터(Cst)를 포함할 수 있다. 예를 들어, 화소 회로(PXC)는 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제3 트랜지스터(M3) 및 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(M1)는 제1 전원(VDD)과 제2 노드(N2)의 사이에 전기적으로 연결될 수 있다. 제2 노드(N2)는 화소 회로(PXC)와 발광부(EMU)가 연결되는 노드일 수 있다. 예를 들어, 제2 노드(N2)는 제1 트랜지스터(M1)의 일 전극(일 예로, 소스 전극)과 발광부(EMU)의 제1 전극(ET1)(일 예로, 발광부(EMU)의 애노드 전극)이 연결되는 노드일 수 있다. 제1 트랜지스터(M1)의 게이트 전극은 제1 노드(N1)에 전기적으로 연결될 수 있다.
제1 트랜지스터(M1)는 각 화소(PXL)의 구동 트랜지스터일 수 있다. 예를 들어, 제1 트랜지스터(M1)는 제1 전원 라인(PL1)과 각 화소(PXL)의 제1 전극(ET1)의 사이에 전기적으로 연결되어, 제1 노드(N1)의 전압에 대응하여 발광부(EMU)로 공급되는 구동 전류를 제어할 수 있다.
실시예에서, 제1 트랜지스터(M1)는 하부 도전층(BML)("백 게이트 전극"이라고도 함)을 더 포함할 수 있다. 실시예에서, 하부 도전층(BML)은 제1 트랜지스터(M1)의 일 전극(일 예로, 소스 전극)에 전기적으로 연결될 수 있다.
제1 트랜지스터(M1)가 하부 도전층(BML)을 포함하는 실시예에서, 제1 트랜지스터(M1)의 하부 도전층(BML)에 백-바이어싱 전압을 인가하여 제1 트랜지스터(M1)의 문턱 전압을 음의 방향 또는 양의 방향으로 이동시키는 백-바이어싱 기술(또는, 싱크(sync) 기술)을 적용할 수 있다. 제1 트랜지스터(M1)의 채널을 구성하는 반도체 패턴과 중첩되도록 하부 도전층(BML)을 배치할 경우, 상기 반도체 패턴으로 입사되는 광을 차단하여 제1 트랜지스터(M1)의 동작 특성을 안정화할 수 있다.
제2 트랜지스터(M2)는 데이터 라인(DL)과 제1 노드(N1)의 사이에 전기적으로 연결될 수 있다. 그리고, 제2 트랜지스터(M2)의 게이트 전극은 해당 수평 라인의 주사 라인(SL)에 전기적으로 연결될 수 있다. 제2 트랜지스터(M2)는 주사 라인(SL)으로부터 게이트-온 전압(일 예로, 로직 하이 전압, 또는 하이 레벨 전압)의 주사 신호(SC)가 공급될 때 턴-온되어, 데이터 라인(DL)과 제1 노드(N1)를 전기적으로 연결할 수 있다.
제2 트랜지스터(M2)는 각각의 데이터 신호(DS)를 화소(PXL)의 내부로 전달하기 위한 스위칭 트랜지스터일 수 있다. 예를 들어, 각각의 프레임 기간마다 데이터 라인(DL)으로는 해당 프레임의 데이터 신호(DS)가 공급되고, 상기 데이터 신호(DS)는 게이트-온 전압의 주사 신호(SC)가 공급되는 기간 동안 제2 트랜지스터(M2)를 통해 제1 노드(N1)로 전달될 수 있다. 예를 들어, 각각의 프레임 기간을 구성하는 수평 기간들마다 해당 수평 기간에 대응하는 수평 라인의 화소들(PXL)로 동시에 게이트-온 전압의 주사 신호(SC)가 공급될 수 있다. 이에 따라, 해당 수평 라인의 화소들(PXL)에 제공된 제2 트랜지스터들(M2)이 턴-온되어 데이터 라인들(DL)로 공급되는 각각의 데이터 신호들(DS)이 해당 수평 라인의 화소들(PXL)로 동시에 공급될 수 있다.
커패시터(Cst)의 제1 전극은 제1 노드(N1)에 전기적으로 연결될 수 있다. 커패시터(Cst)의 제2 전극은 제2 노드(N2)에 전기적으로 연결될 수 있다. 커패시터(Cst)는 각각의 데이터 신호(DS)를 화소(PXL)의 내부에 저장하기 위한 스토리지 커패시터일 수 있다. 예를 들어, 커패시터(Cst)는 각각의 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호(DS)에 대응하는 전압을 충전할 수 있다.
제3 트랜지스터(M3)는 제2 노드(N2)와 초기화 전원 라인(INL)의 사이에 전기적으로 연결될 수 있다. 그리고, 제3 트랜지스터(M3)의 게이트 전극은 해당 수평 라인의 제어 라인(SSL)에 전기적으로 연결될 수 있다.
제3 트랜지스터(M3)는 표시 패널(PNL)의 구동 기간 동안 각 화소(PXL)의 제1 전극(ET1)으로 초기화 전원(VINT)의 전압을 전달하는 초기화 트랜지스터일 수 있다. 예를 들어, 제3 트랜지스터(M3)는 해당 화소 행으로 공급되는 게이트-온 전압의 제어 신호(SSC)에 의해 턴-온될 수 있다. 제3 트랜지스터(M3)가 턴-온되면, 표시 패널(PNL)의 구동 기간 동안 초기화 전원(VINT)의 전압이 각각의 제1 전극(ET1)으로 전달될 수 있다.
실시예에서, 표시 패널(PNL)의 구동 기간 동안 표시 영역(DA)에 배열된 각 화소 행들의 주사 라인들(SL)로 게이트-온 전압의 주사 신호들(SC)이 순차적으로 공급될 수 있다. 게이트-온 전압의 주사 신호들(SC)과 동기되도록 각 화소 행들의 제어 라인들(SSL)로 게이트-온 전압의 제어 신호들(SSC)이 순차적으로 공급될 수 있다. 이에 따라, 각각의 수평 기간마다 해당 수평 라인에 배열된 화소들(PXL)의 제2 및 제3 트랜지스터들(M2, M3)이 턴-온되어 각각의 데이터 라인들(DL)로 공급되는 각각의 데이터 신호들(DS)에 대응하는 전압들(일 예로, 각 화소(PXL)에 대응하는 데이터 신호(DS)의 전압과 초기화 전원(VINT)의 전압의 차 전압)이 각각의 커패시터들(Cst)에 저장될 수 있다.
제3 트랜지스터(M3)는 각 화소(PXL)의 특성 등을 검출하기 위한 센싱 기간 동안 해당 화소 행으로 공급되는 게이트-온 전압의 제어 신호(SSC)에 의해 턴-온될 수 있다. 제3 트랜지스터(M3)가 턴-온되면, 제2 노드(N2)가 초기화 전원 라인(INL)에 전기적으로 연결될 수 있다. 센싱 기간 동안 초기화 전원 라인(INL)은 센싱 회로에 연결될 수 있다. 이에 따라, 제2 노드(N2)의 전압이 초기화 전원 라인(INL)을 통해 센싱 회로로 전달될 수 있다. 초기화 전원 라인(INL)으로 전달된 제2 노드(N2)의 전압은 센싱 회로를 경유하여 구동 회로(일 예로, 타이밍 제어부)에 제공되어 화소들(PXL)의 특성 편차를 보상하는 등에 이용될 수 있다.
실시예에서, 화소들(PXL)의 특성 등을 검출하기 위한 센싱 기간 동안, 표시 영역(DA)에 배열된 각 화소 행들의 제어 라인들(SSL)로 게이트-온 전압의 제어 신호들(SSC)이 순차적으로 공급될 수 있다. 이에 따라, 각각의 수평 기간마다 해당 화소 행에 배열된 화소들(PXL)의 제2 노드들(N2)이 센싱 회로에 연결될 수 있다. 이에 따라, 센싱 기간 동안 초기화 전원 라인(INL)을 통해 화소들(PXL)의 특성을 검출할 수 있다.
도 5는 실시예에 따른 발광 소자의 사시도이다. 도 6은 실시예에 따른 발광 소자의 단면도이다.
도 5 및 도 6을 참조하면, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)을 포함할 수 있다. 일 예로, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)이 순차적으로 적층된 발광 적층체(10)로 구성될 수 있다. 실시예에 따라, 발광 소자(LD)는 결합 전극층(미도시)을 더 포함할 수 있으며, 결합 전극층은 제1 반도체층(11)의 일면 또는 제2 반도체층(13)의 일면에 적층될 수 있다.
발광 소자(LD)의 높이(h) 방향을 따라 하부면은 제1 단부(EP1)라 할 수 있고, 상부면은 제2 단부(EP2)라 할 수 있다.
발광 소자(LD)는 제1 단부(EP1)의 직경(DD1)과 제2 단부(EP2)의 직경(DD2)이 서로 다른 기둥 형상일 수 있다. 일 예로, 발광 소자(LD)는 제1 단부(EP1)의 직경(DD1)이 제2 단부(EP2)의 직경(DD2)보다 작은 기둥 형상을 가질 수 있다. 예를 들어, 발광 소자(LD)는 높이(h) 방향을 따라 상부로 향할수록 직경이 증가하는 타원형의 기둥 형상을 가질 수 있다. 실시예에 따라, 발광 소자(LD)는 제1 단부(EP1)의 직경(DD1)이 제2 단부(EP2)의 직경(DD2)보다 큰 기둥 형상을 가질 수도 있다. 예를 들어, 발광 소자(LD)는 높이(h) 방향을 따라 상부로 향할수록 직경이 감소하는 타원형의 기둥 형상을 가질 수 있다.
실시예에 따라, 발광 소자(LD)는 제1 단부(EP1) 및 제2 단부(EP2)의 형상이 직사각형, 정사각형, 정삼각형, 정오각형 등의 다각형으로 구현될 수 있다. 실시예에 따라, 발광 소자(LD)는 상부면의 면적과 하부면의 면적이 서로 다른 각뿔대(truncated pyramid) 형상일 수 있다.
발광 소자(LD)는 나노 스케일 내지 마이크로 스케일의 크기를 가질 수 있다. 다만, 발광 소자(LD)의 크기가 이에 제한되는 것은 아니며, 발광 소자(LD)를 이용한 발광 장치를 광원으로 이용하는 각종 장치(일 예로, 표시 장치 등)의 설계 조건에 따라 발광 소자(LD)의 크기는 다양하게 변경될 수 있다.
제1 반도체층(11)은 제1 도전성(혹은 타입)의 반도체층일 수 있다. 일 예로, 제1 반도체층(11)은 적어도 하나의 n형 반도체를 포함할 수 있다. 예를 들면, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성 도펀트가 도핑된 n형 반도체층을 포함할 수 있다. 다만, 제1 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이외에도 다양한 물질로 제1 반도체층(11)을 구성할 수 있다.
활성층(12)은 제1 반도체층(11)의 일면 상에 배치될 수 있다. 활성층(12)은 단일 또는 다중 양자 우물 구조로 형성될 수 있다. 실시예에서, 활성층(12)의 상부 및/또는 하부에는 도전성 도펀트가 도핑된 클래드층(미도시)이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN 또는 InAlGaN으로 형성될 수 있다. 실시예에 따라, AlGaN 또는 InAlGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이외에도 다양한 물질이 활성층(12)을 구성할 수 있다.
제2 반도체층(13)은 활성층(12)의 일면 상에 배치될 수 있다. 제2 반도체층(13)은 제1 반도체층(11)과 다른 도전성(또는, 타입)의 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg, Zn, Ca, Sr, Ba 등과 같은 제2 도전성 도펀트가 도핑된 p형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(13)을 구성할 수 있다.
실시예에 따라, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 외에도 제1 반도체층(11)의 상부 및/또는 제2 반도체층(13)의 하부에 배치되는 전극(미도시)을 더 포함할 수도 있다.
전극은 오믹(ohmic) 컨택 전극일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 실시예에 따라, 전극은 쇼트키(schottky) 컨택 전극일 수도 있다. 전극은 도전성 물질을 포함할 수 있다. 예를 들어, 전극은 크롬(Cr), 티타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용한 불투명 금속을 포함할 수 있으나, 본 발명이 이에 한정되지 않는다. 실시예에 따라, 전극은 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnO), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO)과 같은 투명 도전성 산화물을 포함할 수도 있다.
발광 소자(LD)는 절연막(14)을 더 포함할 수 있다. 실시예에 따라, 절연막(14)은 생략될 수도 있으며, 발광 적층체(10)의 일부만을 덮도록 제공될 수도 있다.
절연막(14)은 활성층(12)이 제1 및 제2 반도체층들(11, 13) 외의 전도성 물질과 접촉하여 발생할 수 있는 전기적 단락을 방지할 수 있다. 절연막(14)은 발광 소자(LD)의 표면 결함을 최소화하여 발광 소자(LD)의 수명 및 발광 효율을 향상시킬 수 있다. 발광 소자(LD)들이 밀접하게 배치되는 경우, 절연막(14)은 발광 소자(LD)들 사이에서 발생할 수 있는 원치 않은 단락을 방지할 수 있다. 활성층(12)과 외부의 도전성 물질 간의 단락이 발생하는 것을 방지할 수 있다면, 절연막(14)의 구비 여부가 한정되지는 않는다.
발광 소자(LD)는 절연막(14)의 외주면을 둘러싸는 반사 부재(미도시)를 더 포함할 수 있다. 반사 부재는 발광 소자(LD)에서 방출된 광을 화상 표시 방향으로 진행되게 하면서 특정 영역으로 집중되게 하기 위해 반사성 물질을 포함할 수 있다.
발광 소자(LD)의 하부면(또는 제1 단부(EP1)) 및 상부면(또는 제2 단부(EP2))에 문턱 전압 이상의 전압을 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광할 수 있다.
상술한 발광 소자(LD)를 포함한 발광 장치는 표시 장치를 비롯하여 광원을 필요로 하는 다양한 종류의 장치에서 이용될 수 있다. 예를 들어, 상술한 표시 패널(PNL)의 각 화소(PXL) 내에 발광 소자들(LD)을 배치하고, 발광 소자들(LD)을 각 화소(PXL)의 광원으로 이용할 수 있다. 다만, 발광 소자(LD)의 적용 분야가 상술한 예에 한정되지는 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로 하는 다른 종류의 장치에도 이용될 수 있다.
도 7 및 도 8은 실시예에 따른 화소의 평면도들이다. 도 9는 도 7의 A-A' 선을 기준으로 자른 단면도이다.
도 7 내지 도 9를 참조하면, 화소(PXL)는 각각 발광 영역(EMA)과 비발광 영역(NEA)을 포함할 수 있다. 발광 영역(EMA)은 발광 소자들(LD)을 포함하여 빛을 방출할 수 있는 영역일 수 있다. 비발광 영역(NEA)은 발광 영역(EMA)을 둘러싸도록 배치될 수 있다. 비발광 영역(NEA)에는 뱅크(BNK)가 배치될 수 있다.
뱅크(BNK)는 상술한 제1 내지 제3 화소들(PXL1, PXL2, PXL3)의 사이 또는 경계에 배치될 수 있다. 뱅크(BNK)는 각 화소들(PXL)에 발광 소자들(LD)을 공급하는 단계에서 발광 소자들(LD)이 제공될 수 있는 발광 영역(EMA)을 구획하는 역할을 할 수 있다. 뱅크(BNK)는 제1 내지 제3 화소들(PXL1, PXL2, PXL3) 각각의 제1 내지 제3 발광 영역들(EMA1, EMA2, EMA3)을 각각 둘러쌀 수 있다.
화소(PXL)는 제1 전극(ET1), 외곽 전극(RE), 및/또는 발광 소자들(LD)을 포함할 수 있다. 제1 전극(ET1)은 발광 영역(EMA)에 배치될 수 있다. 뱅크(BNK)는 제1 전극(ET1)을 노출하는 개구부를 포함할 수 있다. 발광 소자들(LD)은 뱅크(BNK)의 개구부 내에서 제1 전극(ET1) 상에 배치될 수 있다.
외곽 전극(RE)은 발광 영역(EMA)의 외곽부(또는 가장자리)에 배치될 수 있다. 일 예로, 외곽 전극(RE)의 일부는 발광 영역(EMA)과 중첩하고, 외곽 전극(RE)의 나머지 일부는 비발광 영역(NEA)과 중첩할 수 있다. 뱅크(BNK)는 외곽 전극(RE)과 중첩할 수 있다. 일 예로, 뱅크(BNK)는 외곽 전극(RE)과 부분적으로 중첩하며, 뱅크(BNK)의 개구부는 외곽 전극(RE)을 부분적으로 노출할 수 있다.
외곽 전극(RE)은 제1 전극(ET1)을 둘러쌀 수 있다. 일 예로, 외곽 전극(RE)은 제1 전극(ET1)과 이격될 수 있다. 제1 전극(ET1)과 외곽 전극(RE) 사이에는 연결부(CNT)가 배치될 수 있다.
도 7에 도시된 바와 같이, 외곽 전극(RE)의 일 단부는 연결부(CNT)의 일측과 연결될 수 있다. 외곽 전극(RE)은 연결부(CNT)의 일측으로부터 연장하여 제1 전극(ET1)의 외곽부(또는 가장자리)를 따라 연장할 수 있다. 외곽 전극(RE)의 타 단부는 연결부(CNT)의 타측과 연결될 수 있다. 제1 전극(ET1)과 외곽 전극(RE)은 연결부(CNT)에 의해 전기적으로 연결될 수 있다. 제1 전극(ET1), 외곽 전극(RE), 및/또는 연결부(CNT)는 동일한 층에 배치될 수 있다. 제1 전극(ET1), 외곽 전극(RE), 및/또는 연결부(CNT)는 동일한 공정에서 동시에 형성될 수 있으나, 반드시 이에 제한되는 것은 아니다.
발광 영역(EMA)의 외곽부(또는 가장자리)에서 발광 소자들(LD)이 본딩되는 과정에서 발광 소자들(LD)의 컨택 정도에 따라 저항이 달라져 전류 분배에 영향을 미칠 수 있다. 일 예로, 발광 영역(EMA)의 외곽부에서 발광 소자들(LD)의 컨택 정도에 따라 출광 효율 차이가 발생할 수 있다. 실시예에서, 발광 영역(EMA)의 외곽부에서 발광 소자(LD)의 컨택 불량이 발생한 경우, 불량 화소의 외곽 전극(RE)을 일부 오픈시키는 공정을 통해 불량 화소를 리페어할 수 있다. 일 예로, 컨택 불량이 발생한 경우 불량 화소의 외곽 전극(RE)의 일부 영역을 레이저 커팅함으로써 외곽 전극(RE)을 제1 전극(ET1)으로부터 분리하여 불량 화소를 리페어할 수 있다.
도 8에서는 제2 화소(PXL2)의 제2 발광 영역(EMA)의 외곽부에서 컨택 불량이 발생한 경우를 예시하였다. 컨택 불량이 발생된 더미 발광 소자(LDx)는 제2 발광 영역(EMA2)의 외곽부에 위치할 수 있다. 일 예로, 더미 발광 소자(LDx)는 외곽 전극(RE) 상에 배치될 수 있다. 더미 발광 소자(LDx)는 뱅크(BNK)와 부분적으로 중첩할 수 있다. 이 경우, 뱅크(BNK)에 의해 더미 발광 소자(LDx)는 외곽 전극(RE)과 부분적으로 컨택하여 전류 분배에 영향을 미칠 수 있다. 이러한 불량 화소를 리페어하기 위해 불량 화소의 외곽 전극(RE)을 제1 전극(ET1)과 및/또는 연결부(CNT)와 단선 또는 분리시킬 수 있다. 일 예로, 외곽 전극(RE)의 일단은 연결부(CNT)의 일측과 이격되고, 외곽 전극(RE)의 타단은 연결부(CNT)의 타측과 이격될 수 있다. 이와 같이, 연결부(CNT)와 인접한 외곽 전극(RE)을 단선시킴으로써 외곽 전극(RE)을 제1 전극(ET1)으로부터 분리하여 불량 화소를 리페어할 수 있다.
이하에서는 도 9를 참조하여 화소(PXL)의 단면 구조에 대해 상세히 설명한다.
설명의 편의를 위해 도 9에서는 각 화소(PXL)의 발광 영역(EMA)을 중심으로 화소(PXL)가 배치되는 화소 영역(PXA)을 표시하기로 한다. 다만, 각각의 화소 영역(PXA)은 각각의 화소 회로(PXC)를 구성하는 회로 소자들이 배치되는 화소 회로 영역과, 각각의 발광부(EMU)를 구성하는 적어도 하나의 발광 소자(LD)가 배치되는 발광 영역(EMA)을 포함할 수 있다. 예를 들어, 제1 화소(PXL1)가 배치되는 제1 화소 영역(PXA1)은 제1 발광 영역(EMA1)을 포함하고, 제2 화소(PXL2)가 배치되는 제2 화소 영역(PXA2)은 제2 발광 영역(EMA2)을 포함하며, 제3 화소(PXL3)가 배치되는 제3 화소 영역(PXA3)은 제3 발광 영역(EMA3)을 포함할 수 있다. 제1 발광 영역(EMA1), 제2 발광 영역(EMA2), 및 제3 발광 영역(EMA3)의 사이에는 비발광 영역(NEA)이 위치할 수 있다.
도 9를 참조하면, 표시 패널(PNL)은 기판(SUB)과, 기판(SUB) 상에 순차적으로 배치된 화소 회로부(PCL), 표시 소자부(DPL), 및 광 제어부(LCP) 등을 포함할 수 있다.
화소 회로부(PCL)는 기판(SUB)의 일면 상에 제공될 수 있다. 화소 회로부(PCL)는 각각의 화소(PXL)를 구성하는 회로 소자들을 포함할 수 있다. 예를 들어, 화소 회로부(PCL)의 각 화소 영역(PXA)에는 해당 화소(PXL)의 화소 회로(PXC)를 구성하는 트랜지스터들(M) 및 커패시터(Cst)가 형성될 수 있다.
도 9에서는 화소 회로부(PCL)의 각 화소 영역(PXA)에 제공될 수 있는 회로 소자들의 일 예로서, 각각의 발광 소자(LD)에 연결되는 어느 하나의 트랜지스터(M)(일 예로, 하부 도전층(BML)을 포함한 제1 트랜지스터(M1))를 도시하기로 한다.
화소 회로부(PCL)는 화소들(PXL)에 연결되는 각종 신호 라인들, 전원 라인들 및/또는 패드들을 포함할 수 있다. 화소 회로부(PCL)는 각종 신호 라인들, 전원 라인들 및/또는 패드들을 구성하는 복수의 도전층들을 포함할 수 있다. 화소 회로부(PCL)는 상기 도전층들 사이에 각각 배치된 복수의 절연층들을 더 포함할 수 있다.
기판(SUB) 상에는 하부 도전층(BML)이 배치될 수 있다. 하부 도전층(BML)은 몰리브덴(Mo), 구리(Cu), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 또는 인듐 주석 산화물(ITO) 중 적어도 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
하부 도전층(BML) 상에는 버퍼층(BFL)이 배치될 수 있다. 버퍼층(BFL)은 회로 소자에 불순물이 확산되는 것을 방지할 수 있다. 버퍼층(BFL)은 단일층으로 구성될 수 있으나, 적어도 이중층 이상의 다중층으로 구성될 수도 있다. 버퍼층(BFL)이 다중층으로 형성될 경우, 각 층은 동일한 재료로 형성되거나 또는 서로 다른 재료로 형성될 수 있다.
버퍼층(BFL) 상에는 반도체 패턴(SCP)이 배치될 수 있다. 일 예로, 반도체 패턴(SCP)은 각각 제1 트랜지스터 전극(TE1)에 접촉되는 제1 영역, 제2 트랜지스터 전극(TE2)에 접촉되는 제2 영역, 및 상기 제1 및 제2 영역들 사이에 위치하는 채널 영역을 포함할 수 있다. 실시예에 따라, 상기 제1 및 제2 영역들 중 하나는 소스 영역이고, 다른 하나는 드레인 영역일 수 있다.
실시예에 따라, 반도체 패턴(SCP)은 폴리 실리콘, 아몰퍼스 실리콘, 산화물 반도체 등으로 이루어질 수 있다. 또한, 반도체 패턴(SCP)의 채널 영역은 불순물이 도핑되지 않은 반도체 패턴으로서 진성 반도체일 수 있고, 반도체 패턴(SCP)의 제1 및 제2 영역들은 각각 불순물이 도핑된 반도체일 수 있다.
버퍼층(BFL)과 반도체 패턴(SCP) 상에는 게이트 절연층(GI)이 배치될 수 있다. 일 예로, 게이트 절연층(GI)은 반도체 패턴(SCP)과 제1 게이트 전극(GE1)의 사이에 배치될 수 있다. 게이트 절연층(GI)은 단일층 또는 다중층으로 구성될 수 있으며, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
게이트 절연층(GI) 상에는 제1 게이트 도전층(GAT1)이 배치될 수 있다. 제1 게이트 도전층(GAT1)은 트랜지스터(M)의 제1 게이트 전극(GE1)을 포함할 수 있다. 제1 게이트 전극(GE1)은 게이트 절연층(GI) 상에서 반도체 패턴(SCP)과 제3 방향(Z축 방향)으로 중첩하도록 배치될 수 있다.
제1 게이트 도전층(GAT1)은 티타늄(Ti), 구리(Cu), 인듐 주석 산화물(ITO), 몰리브덴(Mo), 크롬(Cr), 금(Au), 니켈(Ni), 또는 네오디뮴(Nd) 중 적어도 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 예를 들어, 제1 게이트 도전층(GAT1)은 티타늄(Ti), 구리(Cu), 및/또는 인듐 주석 산화물(ITO)이 순차적 또는 반복적으로 적층된 다중층으로 형성될 수 있다.
제1 게이트 도전층(GAT1) 상에는 제1 층간 절연층(ILD1)이 배치될 수 있다. 일 예로, 제1 층간 절연층(ILD1)은 제1 게이트 전극(GE1)과 제1 및 제2 트랜지스터 전극들(TE1, TE2)의 사이에 배치될 수 있다.
제1 층간 절연층(ILD1)은 단일층 또는 다중층으로 구성될 수 있으며, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
제1 층간 절연층(ILD1) 상에는 제2 게이트 도전층(GAT2)이 배치될 수 있다. 제2 게이트 도전층(GAT2)은 트랜지스터(M)의 제2 게이트 전극(GE2)을 포함할 수 있다. 제2 게이트 전극(GE2)이 배치될 수 있다. 제2 게이트 전극(GE2)은 제1 층간 절연층(ILD1)을 사이에 개재하고 제1 게이트 전극(GE1)과 제3 방향(Z축 방향)으로 중첩할 수 있다.
제2 게이트 도전층(GAT2)은 티타늄(Ti), 구리(Cu), 인듐 주석 산화물(ITO), 몰리브덴(Mo), 크롬(Cr), 금(Au), 니켈(Ni), 또는 네오디뮴(Nd) 중 적어도 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다. 예를 들어, 제1 게이트 도전층(GAT1)은 티타늄(Ti), 구리(Cu), 및/또는 인듐 주석 산화물(ITO)이 순차적 또는 반복적으로 적층된 다중층으로 형성될 수 있다.
제2 게이트 도전층(GAT2) 상에는 제2 층간 절연층(ILD2)이 배치될 수 있다. 일 예로, 제2 층간 절연층(ILD2)은 제2 게이트 전극(GE2)과 제1 및 제2 트랜지스터 전극들(TE1, TE2)의 사이에 배치될 수 있다.
제2 층간 절연층(ILD2)은 단일층 또는 다중층으로 구성될 수 있으며, 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
제2 층간 절연층(ILD2) 상에는 제1 소스 드레인 도전층(SD1)이 배치될 수 있다. 제1 소스 드레인 도전층(SD1)은 트랜지스터(M)의 제1 및 제2 트랜지스터 전극들(TE1, TE2)을 포함할 수 있다. 제1 및 제2 트랜지스터 전극들(TE1, TE2)은 반도체 패턴(SCP)과 제3 방향(Z축 방향)으로 중첩하도록 배치될 수 있다. 제1 및 제2 트랜지스터 전극들(TE1, TE2)은 반도체 패턴(SCP)과 전기적으로 연결될 수 있다. 예를 들어, 제1 트랜지스터 전극(TE1)은 제2 층간 절연층(ILD2), 제1 층간 절연층(ILD1), 및/또는 게이트 절연층(GI)을 관통하는 컨택홀을 통해 반도체 패턴(SCP)의 제1 영역과 전기적으로 연결될 수 있다. 제2 트랜지스터 전극(TE2)은 제2 층간 절연층(ILD2), 제1 층간 절연층(ILD1), 및/또는 게이트 절연층(GI)을 관통하는 컨택홀을 통해 반도체 패턴(SCP)의 제2 영역과 전기적으로 연결될 수 있다. 실시예에 따라, 제1 및 제2 트랜지스터 전극들(TE1, TE2) 중 어느 하나는 소스 전극이고, 다른 하나는 드레인 전극일 수 있다.
제1 소스 드레인 도전층(SD1)은 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 또는 인듐 주석 산화물(ITO) 중 적어도 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제1 소스 드레인 도전층(SD1) 상에는 제1 비아층(VIA1)이 배치될 수 있다. 제1 비아층(VIA1)은 단일층 또는 다중층으로 구성될 수 있다. 일 예로, 제1 비아층(VIA1)은 아크릴계 수지(acrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides resin), 폴리에스테르계 수지(polyesters resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 물질을 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 제1 비아층(VIA1)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
제1 비아층(VIA1) 상에는 제2 소스 드레인 도전층(SD2)이 배치될 수 있다. 제2 소스 드레인 도전층(SD2)은 브릿지 패턴(BRP)을 포함할 수 있다. 브릿지 패턴(BRP)은 트랜지스터(M)와 화소(PXL)의 발광부(EMU)에 제공된 제1 전극(ET1)을 전기적으로 연결하는 역할을 할 수 있다. 예를 들어, 브릿지 패턴(BRP)은 제1 비아층(VIA1)을 관통하는 컨택홀을 통해 트랜지스터(M)의 제1 트랜지스터 전극(TE1)에 전기적으로 연결될 수 있다. 또한, 해당 화소(PXL)의 제1 전극(ET1)은 후술할 제2 비아층(VIA2)을 관통하는 컨택홀을 통해 브릿지 패턴(BRP)과 전기적으로 연결될 수 있다.
제2 소스 드레인 도전층(SD2)은 알루미늄(Al), 몰리브덴(Mo), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 또는 인듐 주석 산화물(ITO) 중 적어도 하나 또는 이들의 합금으로 이루어진 단일층 또는 다중층으로 형성될 수 있다.
제2 소스 드레인 도전층(SD2) 상에는 제2 비아층(VIA2)이 배치될 수 있다. 제2 비아층(VIA2)은 하부 단차를 평탄화하기 위해 유기 물질로 이루어질 수 있다. 예를 들어, 제2 비아층(VIA2)은 아크릴계 수지(acrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides resin), 폴리에스테르계 수지(polyesters resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 물질을 포함할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 제2 비아층(VIA2)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 질화물(AlNx), 알루미늄 산화물(AlOx), 지르코늄 산화물(ZrOx), 하프늄 산화물(HfOx), 또는 티타늄 산화물(TiOx)을 비롯한 다양한 종류의 무기 물질을 포함할 수 있다.
제2 비아층(VIA2) 상에는 표시 소자부(DPL)가 배치될 수 있다. 표시 소자부(DPL)는 제1 전극들(ET1), 외곽 전극들(RE), 뱅크(BNK), 발광 소자들(LD), 유기층(OL), 제2 전극들(ET2), 및/또는 제1 패시베이션층(PSS1)을 포함할 수 있다.
예를 들어, 각 화소(PXL)의 제1 전극(ET1)은 각각의 발광 영역(EMA)에 위치하도록 화소 회로부(PCL) 상에 배치될 수 있다. 예를 들어, 제1 화소(PXL1)의 제1 전극(ET1)은 제1 발광 영역(EMA1)에 위치하도록 화소 회로부(PCL) 상에 배치되고, 제2 화소(PXL2)의 제1 전극(ET1)은 제2 발광 영역(EMA2)에 위치하도록 화소 회로부(PCL) 상에 배치되며, 제3 화소(PXL3)의 제1 전극(ET1)은 제3 발광 영역(EMA3)에 위치하도록 화소 회로부(PCL) 상에 배치될 수 있다. 실시예에서, 각각의 제1 전극(ET1)은 해당 화소(PXL)(또는, 해당 화소(PXL)의 발광부(EMU))에 제공되는 애노드 전극일 수 있다. 화소들(PXL)의 제1 전극들(ET1)은 서로 분리될 수 있다.
각각의 제1 전극(ET1)은 해당 화소(PXL)의 화소 회로(PXC)를 구성하는 적어도 하나의 회로 소자에 전기적으로 연결될 수 있다. 예를 들어, 제1 화소(PXL1)의 제1 전극(ET1)은 제1 화소(PXL1)의 화소 회로(PXC)를 구성하는 적어도 하나의 회로 소자(일 예로, 제1 화소(PXL1)의 트랜지스터(M))에 전기적으로 연결될 수 있다. 제2 화소(PXL2)의 제1 전극(ET1)은 제2 화소(PXL2)의 화소 회로(PXC)를 구성하는 적어도 하나의 회로 소자(일 예로, 제2 화소(PXL2)의 트랜지스터(M))에 전기적으로 연결될 수 있다. 제3 화소(PXL3)의 제1 전극(ET1)은 제3 화소(PXL3)의 화소 회로(PXC)를 구성하는 적어도 하나의 회로 소자(일 예로, 제3 화소(PXL3)의 트랜지스터(M))에 전기적으로 연결될 수 있다.
제1 전극들(ET1)은 제2 비아층(VIA2) 상에 배치될 수 있다. 제1 전극들(ET1)은 각각의 컨택홀을 통해 각각의 브릿지 패턴들(BRP)에 전기적으로 연결될 수 있다.
각각의 제1 전극(ET1)은 해당 화소(PXL)에 제공된 발광 소자(LD)의 하부에 배치될 수 있고, 발광 소자(LD)에 전기적으로 연결될 수 있다. 예를 들어, 각각의 제1 전극(ET1)은 해당 화소(PXL)에 제공된 발광 소자(LD)의 제1 단부(EP1)와 접촉되어, 발광 소자(LD)의 제1 단부(EP1)에 전기적으로 연결될 수 있다.
각각의 제1 전극(ET1)은 해당 화소(PXL)의 화소 회로(PXC) 등을 통해 제공되는 전기적 신호를 발광 소자(LD)의 제1 단부(EP1)에 전달할 수 있다. 예를 들어, 제1 전극(ET1)은 각각의 화소 회로(PXC)를 통해 공급되는 제1 전원(VDD)의 전압을 해당 화소(PXL)에 제공된 발광 소자(LD)의 제1 단부(EP1)에 전달할 수 있다.
실시예에 따라, 각각의 제1 전극(ET1)은 각각의 발광 소자(LD)와 본딩 결합하는 본딩 금속을 포함할 수 있다. 제1 전극(ET1)은 적어도 하나의 도전 물질을 포함함으로써 도전성을 가질 수 있으며, 그 구성 물질이 특별히 한정되지는 않는다. 일 예로, 제1 전극(ET1)은 몰리브덴(Mo), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 은(Ag), 마그네슘(Mg), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta), 텅스텐(W), 구리(Cu) 중 적어도 하나의 금속, 또는 이외의 다른 도전 물질을 포함할 수 있다.
실시예에 따라, 제1 전극(ET1)은 반사성의 도전 물질을 포함할 수 있다. 예를 들어, 제1 전극(ET1)은 가시광선 파장 대역에서의 반사율이 큰 금속, 일 예로 알루미늄(Al), 금(Au) 및 은(Ag)을 비롯한 반사성의 금속 중 적어도 하나를 포함한 금속막으로 형성될 수 있다. 이에 따라, 화소들(PXL)의 광 효율을 높일 수 있다.
외곽 전극(RE)은 발광 영역(EMA)의 외곽부에 배치될 수 있다. 일 예로, 외곽 전극(RE)의 일부는 발광 영역(EMA)과 중첩하고, 외곽 전극(RE)의 나머지 일부는 비발광 영역(NEA)과 중첩할 수 있다.
외곽 전극(RE)은 제2 비아층(VIA2) 상에 배치될 수 있다. 외곽 전극(RE)은 제1 전극(ET1)과 동일한 층에 배치될 수 있다. 외곽 전극(RE)은 제1 전극(ET1)과 동일한 물질을 포함할 수 있다. 일 예로, 외곽 전극(RE)은 제1 전극(ET1)과 동일한 공정에서 동시에 형성될 수 있으나, 반드시 이에 제한되는 것은 아니다.
외곽 전극(RE)과 제2 비아층(VIA2) 상에는 뱅크(BNK)가 배치될 수 있다. 뱅크(BNK)는 제1 내지 제3 발광 영역들(EMA1, EMA2, EMA3) 사이 또는 경계에 배치될 수 있다. 예를 들어, 뱅크(BNK)는 비발광 영역(NEA)과 중첩할 수 있다. 뱅크(BNK)는 제1 전극(ET1)을 노출하는 개구부를 포함할 수 있다. 뱅크(BNK)의 개구부는 외곽 전극(RE)을 부분적으로 노출할 수 있다. 외곽 전극(RE)의 가장자리는 뱅크(BNK)에 의해 커버될 수 있다. 뱅크(BNK)는 적어도 하나의 차광성 및/또는 반사성 물질을 포함할 수 있다. 예를 들어, 뱅크(BNK)는 적어도 하나의 블랙 매트릭스 물질, 및/또는 특정 색상의 컬러 필터 물질 등을 포함할 수 있고, 이외에도 다양한 물질을 포함할 수 있다.
제1 전극(ET1) 상에는 발광 소자(LD)가 배치될 수 있다. 발광 소자(LD)는 뱅크(BNK)의 개구부에 의해 노출된 제1 전극(ET1) 상에 배치될 수 있다. 발광 소자(LD)의 제1 단부(EP1)는 제1 전극(ET1) 상에 배치되어 제1 전극(ET1)과 전기적으로 연결될 수 있다. 발광 소자(LD)는 도 5 및 도 6을 참조하여 상세히 설명하였으므로, 중복되는 내용은 생략한다.
제1 전극(ET1)과 발광 소자(LD) 상에는 유기층(OL)이 배치될 수 있다. 유기층(OL)은 각 화소들(PXL)의 발광 소자들(LD)의 사이에 배치될 수 있다. 일 예로, 유기층(OL)은 발광 소자들(LD)을 둘러싸도록 배치될 수 있다.
유기층(OL)은 아크릴계 수지(acrylates resin), 에폭시 수지(epoxy res-in), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides resin), 폴리에스테르계 수지(polyesters resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 물질을 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다.
제2 전극(ET2)은 유기층(OL) 상에 배치될 수 있다. 예를 들어, 화소들(PXL)은 하나의 제2 전극(ET2)을 공유할 수 있다. 제2 전극(ET2)은 발광 소자들(LD)의 제2 단부(EP2) 상에 배치되어 발광 소자들(LD)의 제2 단부(EP2)와 전기적으로 연결될 수 있다.
제2 전극(ET2)은 적어도 하나의 도전 물질을 포함함으로써 도전성을 가질 수 있다. 실시예에서, 제2 전극(ET2)은 투명 도전 물질을 포함할 수 있다. 예를 들어, 제2 전극(ET2)은 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnO 또는 ZnO2), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO)과 같은 도전성 산화물, 및 PEDOT(poly(3,4-ethylenedioxythiophene))와 같은 도전성 고분자 중 적어도 하나의 물질, 또는 이외의 다른 투명 도전 물질을 포함할 수 있다. 제2 전극(ET2)은 실질적으로 투명할 수 있다. 이에 따라, 각각의 발광 소자(LD)에서 생성된 광의 출광 효율(일 예로, 전면 출광률)을 높일 수 있다. 또한, 제2 전극(ET2)은 단일층 또는 다중층으로 구성될 수 있고, 그 형상, 구조 및/또는 크기가 특별히 한정되지는 않는다.
제2 전극(ET2) 상에는 제1 패시베이션층(PSS1)이 배치될 수 있다. 실시예에서, 제1 패시베이션층(PSS1)은 적어도 하나의 절연 물질을 포함할 수 있고, 단일층 또는 다중층으로 구성될 수 있다. 예를 들어, 제1 패시베이션층(PSS1)은 유기 절연 물질을 포함할 수 있고, 표시 소자부(DPL)의 표면을 평탄화할 수 있다.
표시 소자부(DPL) 상에는 광 제어부(LCP)가 배치될 수 있다. 광 제어부(LCP)는 발광 소자들(LD)로부터 생성된 광이 방출되는 경로 상에 배치될 수 있다.
실시예에서, 광 제어부(LCP)는 컬러 변환층(CCL)과 컬러 필터층(CFL)을 포함할 수 있다. 예를 들어, 제1 화소(PXL1), 제2 화소(PXL2) 및 제3 화소(PXL3)에는 제3 색(일 예로, 청색)의 광을 방출하는 발광 소자들(LD)이 배치될 수 있고, 제1 화소(PXL1) 및 제2 화소(PXL2)의 상부에는 각각 제1 컬러 변환 입자들 및 제2 컬러 변환 입자들을 포함하는 제1 파장 변환 패턴(WCP1) 및 제2 파장 변환 패턴(WCP2)이 제공될 수 있다. 이에 따라, 표시 영역(DA)에서 풀-컬러의 영상을 표시할 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 제1 화소(PXL1), 제2 화소(PXL2) 및 제3 화소(PXL3)가 서로 다른 색의 광을 방출하는 발광 소자들(LD)을 포함할 수도 있다. 일 예로, 제1 화소(PXL1), 제2 화소(PXL2) 및 제3 화소(PXL3)는 각각 적색, 녹색, 및 청색의 발광 소자들(LD)을 포함할 수도 있다.
컬러 변환층(CCL)은 제1 패시베이션층(PSS1) 상에 배치될 수 있다. 컬러 변환층(CCL)은 파장 변환 패턴(WCP), 광 투과 패턴(LTP), 제1 차광 패턴(LBP1), 및 제2 패시베이션층(PSS2)을 포함할 수 있다. 파장 변환 패턴(WCP)은 제1 파장 변환 패턴(WCP1) 및 제2 파장 변환 패턴(WCP2)을 포함할 수 있다.
제1 파장 변환 패턴(WCP1)은 제1 화소(PXL1)의 제1 발광 영역(EMA1)과 중첩하도록 배치될 수 있다. 예를 들어, 제1 파장 변환 패턴(WCP1)은 제1 차광 패턴(LBP1)의 개구부 내에 배치될 수 있다.
제2 파장 변환 패턴(WCP2)은 제2 화소(PXL2)의 제2 발광 영역(EMA2)과 중첩하도록 배치될 수 있다. 예를 들어, 제2 파장 변환 패턴(WCP2)은 제1 차광 패턴(LBP1)의 개구부 내에 배치될 수 있다.
광 투과 패턴(LTP)은 제3 화소(PXL3)의 제3 발광 영역(EMA3)과 중첩하도록 배치될 수 있다. 예를 들어, 광 투과 패턴(LTP)은 제1 차광 패턴(LBP1)의 개구부 내에 배치될 수 있다.
실시예에서, 제1 차광 패턴(LBP1)은 각각의 발광 영역들(EMA)(일 예로, 제1, 제2 및 제3 발광 영역들(EMA1, EMA2, EMA3))과 중첩하는 개구부들을 포함할 수 있다. 제1 파장 변환 패턴(WCP1)은 제1 발광 영역(EMA1)과 중첩하는 제1 차광 패턴(LBP1)의 개구부 내에 배치될 수 있다. 제2 파장 변환 패턴(WCP2)은 제2 발광 영역(EMA2)과 중첩하는 제1 차광 패턴(LBP1)의 개구부 내에 배치될 수 있다. 광 투과 패턴(LTP)은 제3 발광 영역(EMA3)과 중첩하는 제1 차광 패턴(LBP1)의 개구부 내에 배치될 수 있다.
제1 파장 변환 패턴(WCP1)은 제1 발광 영역(EMA1)에 제공된 발광 소자(LD)에서 방출되는 제3 색의 광을 제1 색의 광으로 변환하는 제1 컬러 변환 입자들을 포함할 수 있다. 예를 들어, 제1 발광 영역(EMA1)에 제공된 발광 소자(LD)가 청색의 광을 방출하는 청색 발광 소자이고 제1 화소(PXL1)가 적색 화소인 경우, 제1 파장 변환 패턴(WCP1)은 상기 청색 발광 소자에서 방출되는 청색의 광을 적색의 광으로 변환하는 제1 퀀텀 닷(일 예로, 적색 퀀텀 닷)을 포함할 수 있다. 제1 컬러 변환 입자들의 종류 및 제1 파장 변환 패턴(WCP1)에서 변환되는 광의 색 및/또는 파장은 실시예에 따라 다양하게 변경될 수 있다.
제2 파장 변환 패턴(WCP2)은 제2 발광 영역(EMA2)에 제공된 발광 소자(LD)에서 방출되는 제3 색의 광을 제2 색의 광으로 변환하는 제2 컬러 변환 입자들을 포함할 수 있다. 예를 들어, 제2 발광 영역(EMA2)에 제공된 발광 소자(LD)가 청색의 광을 방출하는 청색 발광 소자이고 제2 화소(PXL2)가 녹색 화소인 경우, 제2 파장 변환 패턴(WCP2)은 상기 청색 발광 소자에서 방출되는 청색의 광을 녹색의 광으로 변환하는 제2 퀀텀 닷(일 예로, 녹색 퀀텀 닷)을 포함할 수 있다. 제2 컬러 변환 입자들의 종류 및 제2 파장 변환 패턴(WCP2)에서 변환되는 광의 색 및/또는 파장은 실시예에 따라 다양하게 변경될 수 있다.
광 투과 패턴(LTP)은 제3 발광 영역(EMA3)에 제공된 발광 소자(LD)에서 방출되는 제3 색의 광을 효율적으로 방출하기 위해 구비될 수 있다. 일 예로, 제3 발광 영역(EMA3)에 제공된 발광 소자(LD)가 청색의 광을 방출하는 청색 발광 소자이고 제3 화소(PXL3)가 청색 화소인 경우, 광 투과 패턴(LTP)은 상기 청색 발광 소자에서 방출되는 청색의 광을 산란시켜 화소(PXL)의 광 효율을 높이기 위한 적어도 한 종류의 광 산란 입자들(일 예로, 실리카(Silica) 또는 이외의 다른 광 산란 입자들)을 포함할 수 있다.
광 산란 입자들이 제3 발광 영역(EMA3)에만 배치되어야 하는 것은 아니다. 예를 들어, 광 산란 입자들은 제1 파장 변환 패턴(WCP1) 및/또는 제2 파장 변환 패턴(WCP2)의 내부에도 선택적으로 포함될 수 있다.
제1 차광 패턴(LBP1)은 비발광 영역(NEA)과 중첩할 수 있다. 실시예에서, 제1 차광 패턴(LBP1)은 평면상 각각의 발광 영역들(EMA)을 둘러싸며 발광 영역들(EMA)에 대응하는 개구부들을 포함한 메쉬형의 패턴으로 형성될 수 있다. 또한, 제1 차광 패턴(LBP1)은 각각의 발광 영역들(EMA)에 제공된 파장 변환 패턴들(WCP) 및 광 투과 패턴들(LTP)을 둘러쌀 수 있다.
제1 차광 패턴(LBP1)은 광의 투과를 차단하고 광을 흡수할 수 있는 적어도 하나의 차광 물질을 포함할 수 있다. 예를 들어, 제1 차광 패턴(LBP1)은 그라파이트(graphite), 카본 블랙(carbon black), 흑색 안료(black pigment), 또는 흑색 염료(black dye) 중 적어도 어느 하나를 포함하는 유기 물질, 및 크롬(Cr)을 포함하는 금속 중 적어도 하나의 물질, 또는 이외의 다양한 차광 물질을 포함할 수 있다.
제2 패시베이션층(PSS2)은 파장 변환 패턴들(WCP)과 광 투과 패턴들(LTP) 상에 배치될 수 있다. 실시예에서, 제2 패시베이션층(PSS2)은 적어도 하나의 절연 물질을 포함할 수 있고, 단일 층 또는 다중 층으로 구성될 수 있다. 예를 들어, 제2 패시베이션층(PSS2)은 유기 절연 물질을 포함할 수 있고, 컬러 변환층(CCL)의 표면을 실질적으로 평탄화할 수 있다.
컬러 변환층(CCL) 상에는 컬러 필터층(CFL)이 배치될 수 있다. 제1 컬러 필터(CF1)는 제1 화소(PXL1)의 발광 소자(LD)의 상부에 위치될 수 있고, 제1 색의 광을 선택적으로 투과시킬 수 있다. 예를 들어, 제1 컬러 필터(CF1)는 제1 색의 광을 투과시키고, 제2 색 및 제3 색의 광의 투과를 차단하는 제1 색의 컬러 필터 물질을 포함할 수 있다.
제2 컬러 필터(CF2)는 제2 화소(PXL2)의 발광 소자(LD)의 상부에 위치될 수 있고, 제2 색의 광을 선택적으로 투과시킬 수 있다. 예를 들어, 제2 컬러 필터(CF2)는 제2 색의 광을 투과시키고, 제1 색 및 제3 색의 광의 투과를 차단하는 제2 색의 컬러 필터 물질을 포함할 수 있다.
제3 컬러 필터(CF3)는 제3 화소(PXL3)의 발광 소자(LD)의 상부에 위치될 수 있고, 제3 색의 광을 선택적으로 투과시킬 수 있다. 예를 들어, 제3 컬러 필터(CF3)는 제3 색의 광을 투과시키고, 제1 색 및 제2 색의 광의 투과를 차단하는 제3 색의 컬러 필터 물질을 포함할 수 있다.
제2 차광 패턴(LBP2)은 발광 영역들(EMA)(일 예로, 제1, 제2 및 제3 발광 영역들(EMA1, EMA2, EMA3))을 둘러쌀 수 있다. 제2 차광 패턴(LBP2)은 제1, 제2 및 제3 발광 영역들(EMA1, EMA2, EMA3)과 중첩하는 개구부들을 포함할 수 있다. 제2 차광 패턴(LBP2)의 개구부들은 각각 제1, 제2 및 제3 발광 영역들(EMA1, EMA2, EMA3)에 해당할 수 있다. 예를 들어, 제2 차광 패턴(LBP2)의 개구부는 발광 영역들(EMA)의 평면 형상(도 5 참조)과 동일 또는 유사한 형상을 가질 수 있다. 제2 차광 패턴(LBP2)의 개구부의 제1 방향(X축 방향)의 폭과 제2 차광 패턴(LBP2)의 개구부의 제2 방향(Y축 방향)의 폭은 서로 다를 수 있다. 일 예로, 제2 차광 패턴(LBP2)의 개구부의 제1 방향(X축 방향)의 폭은 제2 방향(Y축 방향)의 폭보다 작을 수 있다.
제1 컬러 필터(CF1)는 제1 화소(PXL1)의 제1 발광 영역(EMA1)과 중첩하도록 배치될 수 있다. 예를 들어, 제1 컬러 필터(CF1)는 제2 차광 패턴(LBP2)의 개구부 내에 배치될 수 있다. 제2 컬러 필터(CF2)는 제2 화소(PXL2)의 제2 발광 영역(EMA2)과 중첩하도록 배치될 수 있다. 예를 들어, 제2 컬러 필터(CF2)는 제2 차광 패턴(LBP2)의 개구부 내에 배치될 수 있다. 제3 컬러 필터(CF3)는 제3 화소(PXL3)의 제3 발광 영역(EMA3)과 중첩하도록 배치될 수 있다. 예를 들어, 제3 컬러 필터(CF3)는 제2 차광 패턴(LBP2)의 개구부 내에 배치될 수 있다.
제2 차광 패턴(LBP2)은 광의 투과를 차단하고 광을 흡수할 수 있는 적어도 하나의 차광 물질을 포함할 수 있다. 예를 들어, 제2 차광 패턴(LBP2)은 그라파이트(graphite), 카본 블랙(carbon black), 흑색 안료(black pigment), 또는 흑색 염료(black dye) 중 적어도 어느 하나를 포함하는 유기 물질, 및 크롬(Cr)을 포함하는 금속 중 적어도 하나의 물질, 또는 이외의 다양한 차광 물질을 포함할 수 있다.
컬러 필터층(CFL) 상에는 평탄화층(PLA)을 포함할 수 있다. 평탄화층(PLA)은 컬러 필터들(CF)을 커버할 수 있다. 평탄화층(PLA)은 컬러 필터층(CFL)을 비롯한 하부 부재로 인한 단차를 실질적으로 평탄화할 수 있다. 평탄화층(PLA)은 유기 절연 물질을 포함할 수 있다. 예를 들어, 평탄화층(PLA)은 아크릴계 수지(acrylates resin), 에폭시 수지(epoxy resin), 페놀 수지(phenolic resin), 폴리아미드계 수지(polyamides resin), 폴리이미드계 수지(polyimides resin), 폴리에스테르계 수지(polyesters resin), 폴리페닐렌설파이드계 수지(polyphenylenesulfides resin) 또는 벤조사이클로부텐(benzocyclobutene, BCB) 등의 유기 물질을 포함할 수 있으나, 반드시 이에 제한되는 것은 아니다.
도 10 내지 도 13은 실시예에 따른 전자 장치의 예시 도면들이다.
도 10을 참조하면, 상술한 실시예들에 따른 표시 장치는 스마트 글라스에 적용될 수 있다. 상기 스마트 글라스는 프레임(111) 및 렌즈부(112)를 포함할 수 있다. 상기 스마트 글라스는 사용자의 얼굴에 착용 가능한 웨어러블 전자 장치로서, 프레임(111)의 일부가 폴딩되거나 언폴딩되는 구조일 수 있다. 예를 들어, 상기 스마트 글라스는 증강 현실(augmented reality, AR)용 웨어러블 장치일 수 있다.
프레임(111)은 렌즈부(112)를 지지하는 하우징(111b) 및 사용자의 착용을 위한 다리부(111a)를 포함할 수 있다. 다리부(111a)는 힌지에 의해 하우징(111b)에 연결되어 폴딩되거나 언폴딩될 수 있다.
프레임(111)에는 배터리, 터치 패드, 마이크, 및/또는 카메라 등이 내장될 수 있다. 또한, 프레임(111)에는 광을 출력하는 프로젝터 및/또는 광 신호 등을 제어하는 프로세서 등이 내장될 수 있다.
렌즈부(112)는 광을 투과시키거나 광을 반사시키는 광학 부재일 수 있다. 렌즈부(112)는 유리 및/또는 투명한 합성 수지 등을 포함할 수 있다.
상술한 실시예들에 따른 표시 장치는 렌즈부(112)에 적용될 수 있다. 일 예로, 사용자는 렌즈부(112)를 통해 프레임(111)의 프로젝터에서 송출된 광 신호에 의해 표시되는 영상을 인식할 수 있다. 예를 들어, 사용자는 렌즈부(112)에 표시된 시간, 날짜 등의 정보를 인식할 수 있다.
도 11을 참조하면, 상술한 실시예들에 따른 표시 장치는 헤드 작창형 디스플레이(head mounted display, HMD)에 적용될 수 있다. 상기 헤드 장착형 디스플레이는 헤드 장착 밴드(121) 및 디스플레이 수납 케이스(122)를 포함할 수 있다. 예를 들어, 상기 헤드 장착형 디스플레이는 사용자의 머리에 착용가능한 웨어러블 전자 장치일 수 있다.
헤드 장착 밴드(121)는 디스플레이 수납 케이스(122)에 연결되어, 디스플레이 수납 케이스(122)를 고정시킬 수 있다. 헤드 장착 밴드(121)는 도 11에 도시된 바와 같이, 헤드 장착형 디스플레이를 사용자 머리에 고정하기 위해 수평 밴드와 수직 밴드를 포함하며, 상기 수평 밴드는 사용자 머리의 측부를 둘러싸고, 상기 수직 밴드는 사용자 머리의 상부를 둘러싸도록 제공될 수 있다. 다만, 반드시 이에 제한되는 것은 아니며, 헤드 장착 밴드(121)는 헤드 장착 밴드(121) 안경테 형태 또는 헬멧 형태로 구현될 수도 있다.
디스플레이 수납 케이스(122)는 표시 장치를 수납하며, 적어도 하나의 렌즈를 포함할 수 있다. 적어도 하나의 렌즈는 사용자에게 영상을 제공할 수 있다. 예를 들어, 상술한 실시예들에 따른 표시 장치는 디스플레이 수납 케이스(122)에 구현되는 좌안 렌즈 및 우안 렌즈에 적용될 수 있다.
도 12를 참조하면, 상술한 실시예들에 따른 표시 장치는 스마트 워치에 적용될 수 있다. 상기 스마트 워치는 표시부(131) 및 스트랩부(132)를 포함할 수 있다. 상기 스마트 워치는 웨어러블 전자 장치로서, 스트랩부(132)가 사용자의 손목에 장착될 수 있다. 상술한 실시예들에 따른 표시 장치는 표시부(131)에 적용될 수 있다. 예를 들어, 표시부(131)는 시간, 날짜 등의 정보를 포함한 이미지 데이터를 제공할 수 있다.
도 13을 참조하면, 상술한 실시예들에 따른 표시 장치는 오토모티브 디스플레이에 적용될 수 있다. 일 예로, 상기 오토모티브 디스플레이는 차량 내부와 외부에 구비되어 이미지 데이터를 제공하는 전자 장치를 의미할 수 있다.
예를 들어, 상술한 실시예들에 따른 표시 장치는 차량에 구비된, 인포테인먼트 패널(141, infortainment panel), 클러스터(142, cluster), 코-드라이버 디스플레이(143, co-driver display), 헤드-업 디스플레이(144, head-up display), 사이드 미러 디스플레이(145, side mirror display), 및 리어-시트 디스플레이(146, rear seat display) 중 적어도 어느 하나에 적용될 수 있다.
본 실시예와 관련된 기술 분야에서 통상의 지식을 가진 자는 상기된 기재의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 방법들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.
ET1: 제1 전극
RE: 외곽 전극
BNK: 뱅크
LD: 발광 소자
ET2: 제2 전극

Claims (20)

  1. 제1 전극;
    상기 제1 전극을 둘러싸는 외곽 전극;
    상기 제1 전극을 노출하는 개구부를 포함하며, 상기 외곽 전극과 중첩하는 뱅크;
    상기 뱅크의 상기 개구부 내에서 상기 제1 전극 상에 배치된 발광 소자; 및
    상기 발광 소자 상의 제2 전극을 포함하는 표시 장치.
  2. 제1 항에 있어서,
    상기 외곽 전극은 상기 제1 전극과 이격되는 표시 장치.
  3. 제2 항에 있어서,
    상기 외곽 전극과 상기 제1 전극 사이의 연결부를 더 포함하는 표시 장치.
  4. 제3 항에 있어서,
    상기 제1 전극, 상기 외곽 전극, 및 상기 연결부는 동일한 층에 배치되는 표시 장치.
  5. 제3 항에 있어서,
    상기 외곽 전극의 일 단부는 상기 연결부의 일측과 연결되고, 상기 외곽 전극의 타 단부는 상기 연결부의 타측과 연결되는 표시 장치.
  6. 제3 항에 있어서,
    상기 외곽 전극은 상기 연결부와 단선되는 표시 장치.
  7. 제1 항에 있어서,
    상기 외곽 전극은 상기 제1 전극과 전기적으로 연결되는 표시 장치.
  8. 제1 항에 있어서,
    상기 외곽 전극은 상기 제1 전극과 분리되는 표시 장치.
  9. 제8 항에 있어서,
    상기 외곽 전극 상에 배치된 더미 발광 소자를 더 포함하는 표시 장치.
  10. 제9 항에 있어서,
    상기 더미 발광 소자는 상기 뱅크와 부분적으로 중첩하는 표시 장치.
  11. 제1 항에 있어서,
    상기 제1 전극과 상기 외곽 전극은 동일한 층에 배치되는 표시 장치.
  12. 제1 화소 및 제2 화소를 포함하는 표시 장치에 있어서,
    상기 제1 화소와 상기 제2 화소는 각각,
    제1 전극;
    상기 제1 전극과 둘러싸는 외곽 전극;
    상기 제1 전극을 노출하는 개구부를 포함하며, 상기 외곽 전극과 중첩하는 뱅크;
    상기 뱅크의 상기 개구부 내에서 상기 제1 전극 상에 배치된 발광 소자; 및
    상기 발광 소자 상의 제2 전극을 포함하는 표시 장치.
  13. 제12 항에 있어서,
    상기 외곽 전극은 상기 제1 전극과 이격되는 표시 장치.
  14. 제13 항에 있어서,
    상기 외곽 전극과 상기 제1 전극 사이의 연결부를 더 포함하는 표시 장치.
  15. 제14 항에 있어서,
    상기 제1 화소의 상기 외곽 전극의 일 단부는 상기 연결부의 일측과 연결되고, 상기 제1 화소의 상기 외곽 전극의 타 단부는 상기 연결부의 타측과 연결되는 표시 장치.
  16. 제14 항에 있어서,
    상기 제2 화소의 상기 외곽 전극은 상기 연결부와 분리되는 표시 장치.
  17. 제12 항에 있어서,
    상기 제1 화소의 상기 외곽 전극은 상기 제1 전극과 전기적으로 연결된 표시 장치.
  18. 제12 항에 있어서,
    상기 제2 화소의 상기 외곽 전극은 상기 제1 전극과 분리된 표시 장치.
  19. 제18 항에 있어서,
    상기 제2 화소는 상기 외곽 전극 상에 배치된 더미 발광 소자를 더 포함하는 표시 장치.
  20. 제19 항에 있어서,
    상기 더미 발광 소자는 상기 뱅크와 부분적으로 중첩하는 표시 장치.
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