KR20240045079A - Semiconductor device and method thereof - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 보다 상세하게는 반도체 소자의 제조 방법에 있어서, (a) 기판을 제공하는 단계, (b) 상기 기판 상에 산화막을 형성하는 단계, (c) 상기 산화막을 식각하여 상기 기판을 외부로 노출시키는 개구부를 형성하는 단계, (d) 전기적 접속을 위해 상기 개구부를 채워 비아 플러그를 형성하는 단계, (e) 상기 비아 플러그 상에 금속 배선을 형성하는 단계 및 (f) 상기 금속 배선에 레이저광을 적어도 한 번 조사하는 단계를 포함하되, 상기 단계 (f)는 상기 레이저광을 상기 금속 배선에 수직으로 조사하여 상기 금속 배선과 상기 비아 플러그의 접촉부에 간접적으로 열전달하는 것을 특징으로 한다.The present invention relates to a method of manufacturing a semiconductor device, and more specifically, to a method of manufacturing a semiconductor device, including (a) providing a substrate, (b) forming an oxide film on the substrate, (c) etching the oxide film to form an opening exposing the substrate to the outside, (d) forming a via plug by filling the opening for electrical connection, (e) forming a metal wire on the via plug, and (f) irradiating the laser light to the metal wiring at least once, wherein step (f) irradiates the laser light perpendicularly to the metal wiring to indirectly direct the laser light to a contact portion between the metal wiring and the via plug. It is characterized by heat transfer.
Description
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 보다 상세하게는 나노초 단위의 열처리를 이용한 반도체 소자 및 그 제조 방법에 관한 것이다. The present invention relates to a semiconductor device and a method of manufacturing the same, and more specifically, to a semiconductor device and a method of manufacturing the same using nanosecond heat treatment.
반도체 소자 및 금속 배선간 연결을 통한 전기적 회로 및 각종 복잡한 시스템을 구성하기 위해서는 비아 플러그(Via Plug)를 이용한 금속 배선이 필수적이다. 그러나, technology node가 작아짐에 따라, 반도체 소자의 short channel effect 말고도 작아진 금속 선폭, 특히 비아(Via)의 크기가 작아짐에 따른 갭-필(gap-fill) 공정의 어려움이 큰 문제로 대두되고 있다.In order to construct electrical circuits and various complex systems through connections between semiconductor devices and metal wiring, metal wiring using via plugs is essential. However, as technology nodes become smaller, in addition to the short channel effect of semiconductor devices, the difficulty of the gap-fill process due to the smaller metal line width, especially the smaller size of vias, is emerging as a major problem. .
예를 들어, 소자와 직접 닿는 텅스텐(W) 플러그의 경우, CVD(Chemical Vapor Deposition, 박막증착공정)-W의 비교적 우수한 Step coverage에도 불구하고 aspect ratio(가로 대비 세로 비율)가 큰 비아 홀에 대해서는 갭-필 공정이 제대로 이루어지지 않을 수 있다. 특히, 비아 플러그 상부 입구의 증착 속도가 우세하면서 발생하는 오버행(overhang) 현상으로 인해 갭-필 이전에 테이퍼링(tapering)되면 비아 플러그 내부에 텅스텐이 채워지지 않는 보이드(void)가 발생할 수 있다. 이러한 보이드 형성은 이후 W-CMP(Chemical Mechanical Polishing)를 통한 평탄화 공정이 진행되고 난 후, 금속 배선과의 접촉 불량으로 인한 접촉 저항의 증가를 야기할 수 있으며, 이는 소자의 동작 속도에 영향을 주는 지연 요소가 될 수 있다.For example, in the case of a tungsten (W) plug that is in direct contact with the device, despite the relatively excellent step coverage of CVD (Chemical Vapor Deposition)-W, it is not suitable for via holes with a large aspect ratio. The gap-fill process may not be performed properly. In particular, if tapering occurs before gap-filling due to an overhang phenomenon that occurs as the deposition rate at the upper entrance of the via plug dominates, a void that is not filled with tungsten may occur inside the via plug. This void formation may cause an increase in contact resistance due to poor contact with the metal wiring after the planarization process through W-CMP (Chemical Mechanical Polishing) is performed, which affects the operating speed of the device. This can be a delay factor.
본 발명은 상기한 바와 같은 문제점을 해결하기 위해 안출된 것으로, 본 발명에 의한 반도체 소자 및 그 제조 방법의 목적은, 금속 배선 사이의 컨택트(contact) 또는 비아 플러그(via plug)의 저항을 개선하는 것을 목적으로 한다. The present invention was devised to solve the problems described above, and the purpose of the semiconductor device and its manufacturing method according to the present invention is to improve the resistance of the contact between metal wires or the via plug. The purpose is to
상기한 바와 같은 문제점을 해결하기 위한 본 발명의 다양한 실시예에 의한 반도체 소자 및 그 제조 방법은 (a) 기판을 제공하는 단계, (b) 상기 기판 상에 산화막을 형성하는 단계, (c) 상기 산화막을 식각하여 상기 기판을 외부로 노출시키는 개구부를 형성하는 단계, (d) 전기적 접속을 위해 상기 개구부를 채워 비아 플러그를 형성하는 단계, (e) 상기 비아 플러그 상에 금속 배선을 형성하는 단계 및 (f) 상기 금속 배선에 레이저광을 적어도 한 번 조사하는 단계를 포함하되, 상기 단계 (f)는 상기 레이저광을 상기 금속 배선에 수직으로 조사하여 상기 금속 배선과 상기 비아 플러그의 접촉부에 간접적으로 열전달하는 것을 특징으로 한다.A semiconductor device and a manufacturing method thereof according to various embodiments of the present invention to solve the problems described above include (a) providing a substrate, (b) forming an oxide film on the substrate, (c) the steps of: etching the oxide film to form an opening exposing the substrate to the outside, (d) forming a via plug by filling the opening for electrical connection, (e) forming a metal wire on the via plug, and (f) irradiating the laser light to the metal wiring at least once, wherein step (f) irradiates the laser light perpendicularly to the metal wiring to indirectly direct the laser light to a contact portion between the metal wiring and the via plug. It is characterized by heat transfer.
또한, 상기 레이저광은 나노초의 펄스 폭을 포함하는 것을 특징으로 한다.Additionally, the laser light is characterized by having a pulse width of nanoseconds.
또한, 상기 레이저광은 470 이상 570nm 미만의 파장을 포함하는 것을 특징으로 한다.In addition, the laser light is characterized in that it contains a wavelength of 470 nm or more and less than 570 nm.
또한, 상기 레이저광은 0.1
또한, 상기 레이저광은 100ns 이하의 펄스 폭인 것을 특징으로 한다.In addition, the laser light is characterized by a pulse width of 100 ns or less.
또한, 상기 레이저광은 14ns의 펄스 폭인 것을 특징으로 한다.Additionally, the laser light is characterized by a pulse width of 14 ns.
또한, 상기 레이저광은 532nm의 파장인 것을 특징으로 한다.Additionally, the laser light is characterized in that it has a wavelength of 532 nm.
또한, 본 발명에 의한 반도체 소자는 기판 및 상기 기판 상에 형성되며, 금속 배선과 전기적 접속을 위한 비아 플러그를 포함하는 반도체층을 포함하되, 상기 비아 플러그는 레이저를 이용한 어닐링을 통해 내부의 보이드(void) 또는 심(seam)이 제거되는 것을 특징으로 한다.In addition, the semiconductor device according to the present invention includes a substrate and a semiconductor layer formed on the substrate and including a via plug for electrical connection with a metal wire, wherein the via plug has an internal void ( It is characterized by the removal of void) or seam.
상기한 바와 같은 본 발명의 다양한 실시예에 의한 반도체 소자 및 그 제조 방법에 의하면, 나노초 단위 열처리를 통해 금속 배선을 선택적으로 열처리(thermal curing)함으로써 CMOS 소자 및 회로의 성능은 유지하면서 컨택트 또는 비아 플러그의 저항을 감소시킬 수 있는 효과가 있다.According to the semiconductor device and its manufacturing method according to various embodiments of the present invention as described above, the performance of the CMOS device and circuit is maintained while maintaining the performance of the CMOS device and circuit by selectively thermally curing the metal wire through nanosecond heat treatment. It has the effect of reducing resistance.
또한, 갭-필(gap-fill) 공정을 개선하기 위해 CVD W 장비의 성능을 개선하지 않아도, CVD W 장비의 성능이 결정된 상태에서 갭-필 공정의 defect 영향을 최소화할 수 있다.In addition, even without improving the performance of the CVD W equipment to improve the gap-fill process, the impact of defects in the gap-fill process can be minimized while the performance of the CVD W equipment is determined.
또한, 매우 작은 레이저 플루언스(fluence)로 반복 조사하여, 갭-필 공정 이후 보이드(void)의 영향을 극도로 최소화할 수 있는 효과가 있다.In addition, repeated irradiation with a very small laser fluence has the effect of extremely minimizing the effect of voids after the gap-fill process.
도 1은 W-etchback 공정을 적용했을 때의 비아 플러그의 CSTEM 단면 및 비아 플러그의 저항 분포를 나타낸 도면이며,
도 2는 CMP 공정을 적용했을 때의 비아 플러그의 CSTEM 단면 및 비아 플러그의 저항 분포를 나타낸 도면이고,
도 3은 본 발명에 의한 반도체 소자의 제조 방법을 도시한 순서도이며,
도 4는 본 발명에 의한 나노초 레이저 어닐링을 이용한 컨택트의 저항 개선 효과 확인 과정을 나타낸 도면이고,
도 5는 TCAD 시뮬레이션으로 확인한 열 분포 양상을 나타낸 도면이며,
도 6은 레이저 플루언스(fluence)를 1회 조사한 경우의 플러그의 저항 변화 양상 및 동일 레이저 플루언스를 3회 조사한 경우의 플러그의 저항 변화 양상을 나타낸 도면이고,
도 7은 Metal Comb bridge pattern에서의 short test 결과를 나타낸 도면이며,
도 8은 레이저 조사 후 금속 배선의 표면 SEM을 나타낸 도면이고,
도 9는 레이저 조사 전과 후의 0.18μm N-모스펫 소자의 특성을 나타낸 도면이다.Figure 1 is a diagram showing the CSTEM cross-section of a via plug and the resistance distribution of the via plug when the W-etchback process is applied;
Figure 2 is a diagram showing the CSTEM cross-section of the via plug and the resistance distribution of the via plug when the CMP process is applied;
3 is a flowchart showing a method of manufacturing a semiconductor device according to the present invention;
Figure 4 is a diagram showing the process of confirming the effect of improving the resistance of contacts using nanosecond laser annealing according to the present invention;
Figure 5 is a diagram showing the heat distribution pattern confirmed by TCAD simulation,
Figure 6 is a diagram showing the resistance change pattern of the plug when the laser fluence is irradiated once and the resistance change pattern of the plug when the same laser fluence is irradiated three times;
Figure 7 is a diagram showing the results of a short test in a Metal Comb bridge pattern,
Figure 8 is a view showing the surface SEM of the metal wiring after laser irradiation;
Figure 9 is a diagram showing the characteristics of a 0.18μm N-MOSFET device before and after laser irradiation.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 설명하기 위하여 이하에서는 본 발명의 바람직한 실시예를 예시하고 이를 참조하여 살펴본다.In order to explain the present invention, its operational advantages, and the purpose achieved by practicing the present invention, preferred embodiments of the present invention are illustrated and discussed with reference to them.
먼저, 본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로서, 본 발명을 한정하려는 의도가 아니며, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함할 수 있다. 또한 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.First, the terms used in this application are only used to describe specific embodiments and are not intended to limit the present invention, and singular expressions may include plural expressions unless the context clearly indicates otherwise. In addition, in the present application, terms such as "comprise" or "have" are intended to designate the presence of features, numbers, steps, operations, components, parts, or combinations thereof described in the specification, but are not intended to indicate the presence of one or more other It should be understood that this does not exclude in advance the presence or addition of features, numbers, steps, operations, components, parts, or combinations thereof.
본 발명을 설명함에 있어서, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.In describing the present invention, if it is determined that a detailed description of a related known configuration or function may obscure the gist of the present invention, the detailed description will be omitted.
도 1은 W-etchback을 적용했을 때의 비아 플러그의 CSTEM 단면 및 비아 플러그의 저항 분포를 나타낸 도면이다.Figure 1 is a diagram showing the CSTEM cross-section of a via plug and the resistance distribution of the via plug when W-etchback is applied.
도 1의 경우, 웨이퍼(wafer) 기판 위에 CMOS가 형성되고, 금속 배선과의 수직적 연결을 위해 비아 플러그(via plug)를 형성할 때, 의도적으로 심(seam)을 형성하기 위해 W etchback 공정을 적용한 모습이다.In the case of Figure 1, when CMOS is formed on a wafer substrate and a via plug is formed for vertical connection with a metal wire, a W etchback process is applied to intentionally form a seam. It's a look.
etchback 공정이란 웨이퍼 상의 단차를 감소시키는 평탄화를 목적으로 식각해 내려가는 공정 또는 컨택트 홀(contact hole)에 금속을 매립하고, 상부의 잉여 금속을 식각하여 제거하는 패턴 아이솔레이션(isolation) 공정을 의미한다.The etchback process refers to a process of etching down for the purpose of flattening to reduce steps on the wafer, or a pattern isolation process to bury metal in a contact hole and remove excess metal at the top by etching.
구체적으로, 여기서 말하는 W etchback 공정은 W(텅스텐)를 CVD(Chemical Vapor Deposition)로 매립하는 W-plug 공정을 의미한다.Specifically, the W etchback process referred to here refers to the W-plug process that embeds W (tungsten) through CVD (Chemical Vapor Deposition).
도 1에 나타난 단면 이미지를 보면, 비아 플러그가 완전히 갭-필되지 못하여, 중앙 하부에서부터 상부까지 이어지는 보이드(void)가 형성된 것을 확인할 수 있다.Looking at the cross-sectional image shown in FIG. 1, it can be seen that the via plug was not completely gap-filled, and a void was formed extending from the lower center to the upper part.
이는, EDS 분석 결과에 기초하면, 텅스텐이 태워지지 않아 발생한 보이드임을 알 수 있으며, 이에 따른 플러그 저항을 측정해보면, 도 1의 우측 그래프에 나타난 바와 같이 매우 높은 저항값을 가지게 됨을 알 수 있다. Based on the EDS analysis results, it can be seen that this is a void caused by the tungsten not being burned, and when the plug resistance is measured accordingly, it can be seen that it has a very high resistance value as shown in the right graph of FIG. 1.
도 2는 CMP 공정을 적용했을 때의 비아 플러그의 CSTEM 단면 및 비아 플러그의 저항 분포를 나타낸 도면이다.Figure 2 is a diagram showing the CSTEM cross-section of a via plug and the resistance distribution of the via plug when the CMP process is applied.
도 2는 도 1과 다르게 CMP(Chemical Mechanical Polishing) 공정을 적용한 것이다.Figure 2, unlike Figure 1, applies a CMP (Chemical Mechanical Polishing) process.
CMP 공정이란 요철이나 굴곡이 발생한 웨이퍼의 박막(film) 표면을 화학적 또는 기계적 요소를 통해 연마(polishing)하여 평탄화(planarization)하는 공정을 의미한다.The CMP process refers to a process of planarizing the thin film surface of a wafer with irregularities or curves by polishing it using chemical or mechanical elements.
이러한 공정을 적용하였을 경우의 비아 플러그의 CSTEM 단면(도 2의 좌측에 해당)을 보면, 심이 형성되지 않은 것을 알 수 있다. 또한, 플러그 저항 분포(도 2의 우측에 해당)를 보면, 플러그 저항이 도 1에 비해 매우 낮은 것을 확인할 수 있다.Looking at the CSTEM cross-section (corresponding to the left side of FIG. 2) of the via plug when this process is applied, it can be seen that no seam is formed. Additionally, looking at the plug resistance distribution (corresponding to the right side of Figure 2), it can be seen that the plug resistance is very low compared to Figure 1.
즉, 컨택트 또는 비아의 형성 공정 중에 보이드(void)나 심(seam)이 발생하게 되면, 플러그 저항에 매우 큰 영향을 미치는 것을 알 수 있다.In other words, if a void or seam is generated during the contact or via formation process, it can be seen that it has a very significant impact on the plug resistance.
본 발명에 의한 반도체 소자(미도시)는 기판 및 반도체층을 포함할 수 있다.A semiconductor device (not shown) according to the present invention may include a substrate and a semiconductor layer.
반도체층은 상기 기판 상에 형성될 수 있으며, 금속 배선과의 전기적 접속을 위한 비아 플러그를 포함할 수 있다.A semiconductor layer may be formed on the substrate and may include a via plug for electrical connection with a metal wire.
이때, 비아 플러그는 레이저를 이용한 어닐링(annealing)을 통해 비아 플러그 내부의 보이드(void) 또는 심(seam)이 제거될 수 있다.At this time, voids or seams inside the via plug may be removed through annealing using a laser.
이하, 비아 플러그 내부의 보이드 또는 심이 제거된 반도체 소자의 제조 방법에 대해 자세히 설명하겠다.Hereinafter, a method of manufacturing a semiconductor device from which the void or seam inside the via plug is removed will be described in detail.
도 3은 본 발명에 의한 반도체 소자의 제조 방법을 도시한 순서도이다.Figure 3 is a flowchart showing a method of manufacturing a semiconductor device according to the present invention.
도 3에 도시된 바와 같이, 본 발명에 의한 반도체 소자의 제조 방법은 기판을 제공하고(S100), 기판 상에 산화막을 형성하며(S200), 산화막을 식각하여 상기 기판을 외부로 노출시키는 개구부를 형성하고(S300), 전기적 접속을 위해 상기 개구부를 채워 비아 플러그를 형성하며(S400), 비아 플러그 상에 금속 배선을 형성하고(S500), 금속 배선에 레이저광을 적어도 한 번 조사하는(S600) 단계를 포함할 수 있다.As shown in FIG. 3, the method of manufacturing a semiconductor device according to the present invention provides a substrate (S100), forms an oxide film on the substrate (S200), and etches the oxide film to form an opening exposing the substrate to the outside. forming a via plug (S400) by filling the opening for electrical connection (S300), forming a metal wire on the via plug (S500), and irradiating the metal wire with laser light at least once (S600). May include steps.
구체적으로, 단계 S600은 금속 배선에 레이저광을 조사함으로써 비아 플러그를 어닐링(annealing)할 수 있다.Specifically, step S600 may anneal the via plug by irradiating laser light to the metal wire.
이때, 어닐링은 열처리 공정을 의미하는 것으로, 표면을 가열한 후 냉각하여 재료 표면을 변형시키는 프로세스를 의미한다.At this time, annealing refers to a heat treatment process, which refers to a process of deforming the surface of a material by heating the surface and then cooling it.
또한, 기판은 일반적으로 사용되는 실리콘(Si) 또는 게르마늄(Ge) 중 적어도 어느 하나일 수 있으며, 특히, 실리콘인 것이 바람직하다.Additionally, the substrate may be at least one of the commonly used silicon (Si) or germanium (Ge), and is particularly preferably silicon.
이후, 단계 S200에서 기판 상에 산화막(Oxide Film)이 형성될 수 있다.Thereafter, an oxide film may be formed on the substrate in step S200.
산화막은 공정에서 발생하는 불순물로부터 실리콘 표면을 보호할 수 있는 막을 의미하는 것으로, 고온에서 산소를 실리콘 기판의 표면과 화학 반응시켜 생성되는 얇고 균일한 실리콘 산화막(SiO2)를 의미할 수 있다.The oxide film refers to a film that protects the surface of silicon from impurities generated during the process, and can refer to a thin and uniform silicon oxide film (SiO2) created by chemically reacting oxygen with the surface of a silicon substrate at high temperature.
산화막은 반도체 소자에서 소자 간 절연을 위한 분리막, 전극 또는 배선의 층간 분리막, 모스펫 소자간 게이트(gate) 절연막, 디퓨젼(diffusion) 및 이온 주입 시 마스크 역할 등을 수행한다.In semiconductor devices, the oxide film serves as a separator for inter-device insulation, an interlayer separator for electrodes or wiring, a gate insulating film between MOSFET devices, and a mask during diffusion and ion injection.
이때, 산화막은 물리적 기상 증착(PVD, Physical Vapor Deposition) 또는 화학적 기상 증착(CVD, Chemical Vapor Deposition)으로 형성될 수 있다.At this time, the oxide film may be formed by physical vapor deposition (PVD, Physical Vapor Deposition) or chemical vapor deposition (CVD, Chemical Vapor Deposition).
이후, 이온 주입 공정(미도시)을 포함할 수 있다.Thereafter, an ion implantation process (not shown) may be included.
이온 주입 공정은 반도체가 전기적 특성을 갖을 수 있도록 이온을 목표물의 표면을 뚫고 들어갈 만큼 큰 에너지를 갖도록 전기장으로 가속하여 반도체 내부로 넣어주는 방법을 의미한다.The ion implantation process refers to a method of inserting ions into a semiconductor by accelerating them with an electric field so that they have energy large enough to penetrate the surface of the target so that the semiconductor can have electrical properties.
이후, 포토 공정(미도시)을 포함할 수 있다.Afterwards, a photo process (not shown) may be included.
포토 공정은 빛을 이용하여 반도체 회로 패턴을 그려 넣는 공정을 의미한다.The photo process refers to the process of drawing a semiconductor circuit pattern using light.
이어서, 단계 S300에서 산화막을 일부 식각하여 기판을 외부로 노출시켜 개구부를 형성할 수 있으며, 단계 S400에서 반도체 소자의 전기적 접속을 위해 개구부를 채워 컨택트(contact) 플러그 또는 비아(via) 플러그를 형성할 수 있다.Next, in step S300, the oxide film may be partially etched to expose the substrate to the outside to form an opening, and in step S400, the opening may be filled to form a contact plug or via plug for electrical connection of the semiconductor device. You can.
이때, 개구부는 컨택트 또는 비아 홀일 수 있으며, 여기서, 컨택트 또는 비아 홀 내에 보이드(void) 또는 심(seam)이 존재할 수 있다.At this time, the opening may be a contact or via hole, and here, a void or seam may exist within the contact or via hole.
구체적으로, Technology node가 작아짐에 따라 비아의 크기가 작아져, 갭-필 공정이 제대로 이뤄지지 못해 이후 단계에서 생성되는 금속 배선 사이의 접촉 저항이 증가하는 문제점이 있다.Specifically, as the technology node becomes smaller, the size of the via becomes smaller, preventing the gap-fill process from being performed properly, resulting in an increase in contact resistance between metal wires created at a later stage.
따라서, 상기 상술한 과정 이후, 단계 S600에서 금속 배선에 레이저광을 조사하여 고온을 가함으로써, 다른 공정의 성능의 열화를 억제한 채로 컨택트 또는 비아의 접촉 저항을 최대로 낮출 수 있는 효과가 있다.Accordingly, after the above-described process, by applying high temperature by irradiating laser light to the metal wiring in step S600, there is an effect of lowering the contact resistance of the contact or via to the maximum while suppressing performance deterioration of other processes.
구체적으로, 단계 S600은 상기 레이저광을 상기 금속 배선에 수직으로 조사하여 상기 금속 배선과 상기 비아 플러그의 접촉부에 간접적으로 열전달할 수 있다.Specifically, step S600 may irradiate the laser light perpendicularly to the metal wiring to indirectly transfer heat to a contact portion between the metal wiring and the via plug.
또한, 레이저광은 나노초 단위의 펄스 폭을 포함하는 것이 바람직하며, 이를 통해 금속 배선의 열화를 최소화하면서 국부적으로 어닐링(annealing)이 가능하다.In addition, the laser light preferably has a pulse width of nanoseconds, which allows local annealing while minimizing deterioration of the metal wiring.
구체적으로, 레이저광은 100ns 이하의 펄스 폭을 포함할 수 있으며,Specifically, the laser light may include a pulse width of 100 ns or less,
보다 구체적으로, 레이저광은 14ns의 펄스 폭인 것이 바람직하다.More specifically, the laser light preferably has a pulse width of 14 ns.
또한, 레이저광은 470 이상 570nm 미만의 파장인 녹색광을 포함할 수 있으며, 특히 532nm 파장인 것이 바람직하다. In addition, the laser light may include green light with a wavelength of 470 nm or more and less than 570 nm, and a wavelength of 532 nm is particularly preferable.
또한, 레이저광은 0.1
이는 매우 작은 레이저 플루언스임에도 불구하고, 반복 조사할 경우, 갭-필 공정 이후 보이드(void)의 영향을 극도로 최소화 할 수 있다.Even though this is a very small laser fluence, when irradiated repeatedly, the effect of voids after the gap-fill process can be extremely minimized.
도 4는 본 발명에 의한 나노초 레이저 어닐링을 이용한 컨택트의 저항 개선 효과 확인 과정을 나타낸 도면이다.Figure 4 is a diagram showing the process of confirming the effect of improving the resistance of a contact using nanosecond laser annealing according to the present invention.
도 4의 (a) 내지 (b)에 도시된 바와 같이 기판 위에 Si 기반 CMOS 소자, 비아 플러그 및 금속 배선을 모두 형성한 뒤, (c) 나노초 단위의 열처리를 통한 금속 배선의 선택적 열경화를 진행할 수 있다. 이후, 반도체 디바이스 분석기를 통해 레이저를 조사하기 전과 후의 CMOS 소자 및 회로의 성능이 유지되는지 확인하는 동시에 컨택트 및 비아 플러그 저항의 감소를 확인할 수 있다.As shown in (a) to (b) of Figure 4, all Si-based CMOS elements, via plugs, and metal wiring are formed on the substrate, and then (c) selective thermal curing of the metal wiring is performed through nanosecond heat treatment. You can. Afterwards, a semiconductor device analyzer can be used to confirm whether the performance of the CMOS device and circuit is maintained before and after laser irradiation, while at the same time confirming a decrease in contact and via plug resistance.
도 5는 TCAD 시뮬레이션으로 확인한 열 분포 양상을 나타낸 도면이다.Figure 5 is a diagram showing the heat distribution pattern confirmed by TCAD simulation.
도 5를 보면, 나노초 단위의 펄스 레이저 조사 시 FET가 형성된 CMOS 영역(region, Si active 영역)은 열 변화가 크지 않은 반면, 비아 플러그와 금속 배선이 집중된 영역의 경우 상부 금속의 온도가 14ns에 800℃ 까지 상승한 것을 알 수 있다. Looking at FIG. 5, when irradiating a nanosecond-level pulse laser, the CMOS region (Si active region) where the FET is formed does not experience a large thermal change, while in the region where via plugs and metal wiring are concentrated, the temperature of the upper metal rises to 800 in 14 ns. It can be seen that the temperature has risen to ℃.
한편, 금속 배선이 있는 상태에서 열처리를 하게 되면 금속 배선이 녹는 상황이 발생할 수 있기 때문에 열처리 온도에 제한이 있는 문제점이 있다.On the other hand, if heat treatment is performed in the presence of metal wiring, a situation may occur where the metal wiring melts, so there is a problem in that the heat treatment temperature is limited.
하지만, 상기 상술한 바와 같은 방식으로 열처리를 할 경우, 금속 배선의 short 등과 같은 문제점이 발생하지 않을 수 있다.However, when heat treatment is performed in the manner described above, problems such as short circuits in metal wiring may not occur.
구체적으로, 본 발명에서는 thermal budget(공정 진행 시 온도 한계)가 가장 낮은 알루미늄 배선을 사용했음에도 불구하고, 배선에서 short 등의 현상이 발생하지 않고, 컨택(contact) 저항만 선택적으로 개선된 것을 알 수 있다.Specifically, in the present invention, despite using aluminum wiring with the lowest thermal budget (temperature limit during processing), it can be seen that phenomena such as short circuits did not occur in the wiring, and only the contact resistance was selectively improved. there is.
따라서, 본 발명에 의한 제조 방법을 적용하면 반도체 공정에서 배선의 종류(W, Al, Cu, Ru, Co 등)와 상관없이 효과적으로 컨택 저항을 개선할 수 있는 효과가 있다.Therefore, applying the manufacturing method according to the present invention has the effect of effectively improving contact resistance regardless of the type of wiring (W, Al, Cu, Ru, Co, etc.) in the semiconductor process.
도 6은 레이저 플루언스(fluence)를 1회 조사한 경우의 플러그의 저항 변화 양상 및 동일 레이저 플루언스를 3회 조사한 경우의 플러그의 저항 변화 양상을 나타낸 도면이다.Figure 6 is a diagram showing the resistance change pattern of the plug when the laser fluence is irradiated once and the resistance change pattern of the plug when the same laser fluence is irradiated three times.
도 6의 왼쪽 그래프를 보면, 0.1
이는 도 5와 같이, 레이저 조사 후 금속 배선의 선택적 열 경화(thermal curing)에 기인한 것으로 판단할 수 있다.This can be determined to be due to selective thermal curing of the metal wiring after laser irradiation, as shown in FIG. 5.
한편, 도 6의 오른쪽 그래프를 보면, 동일한 레이저 플루언스(fluence)로 3회 조사할 경우, W CMP로 심(seam) 등의 결함(defect)이 없는 W 플러그(plug)와 거의 동일한 수준의 저항 크기까지 개선되는 것을 확인할 수 있다.Meanwhile, looking at the graph on the right of FIG. 6, when irradiated three times with the same laser fluence, the resistance of W CMP is almost the same as that of a W plug without defects such as seams. You can see that even the size has improved.
한편, 순간적으로 고온에 도달했다가 빠른 시간 내에 쿨링(cooling)이 발생하기 때문에 실질적으로 금속 배선의 확산(diffusion)이나 멜팅(melting) 등으로 인한 쇼트가 발생하지 않음을 도 7 내지 도 8을 통해 설명하겠다.On the other hand, since a high temperature is reached instantaneously and cooling occurs in a short period of time, it is shown in FIGS. 7 and 8 that virtually no short circuit occurs due to diffusion or melting of the metal wiring. Let me explain.
도 7은 Metal Comb bridge pattern에서의 short test 결과를 나타낸 도면이며,Figure 7 is a diagram showing the results of a short test in a Metal Comb bridge pattern,
도 8은 레이저 조사 후 금속 배선의 표면 SEM을 나타낸 도면이다.Figure 8 is a diagram showing the surface SEM of a metal wiring after laser irradiation.
쇼트 테스트(short test)에 사용된 브릿지 패턴(bridge pattern)은 금속 배선의 간격이 230nm로, 플러그 저항 측정을 위한 체인(chain) 패턴의 금속 배선 간격이 최소 600nm임을 고려한다면 해당 브릿지 패턴에서 쇼트가 보이지 않는다는 점을 통해 플러그 저항의 감소가 쇼트에 의한 것이 아님을 확인할 수 있다.The bridge pattern used in the short test has a metal wire spacing of 230nm, and considering that the metal wire spacing of the chain pattern for plug resistance measurement is at least 600nm, a short in the bridge pattern is expected to occur. The fact that it is not visible confirms that the decrease in plug resistance is not caused by a short.
도 9는 레이저 조사 전과 후의 0.18μm N-Mosfet 소자의 특성을 나타낸 도면이다.Figure 9 is a diagram showing the characteristics of a 0.18μm N-Mosfet device before and after laser irradiation.
다시 말하면, 도 9는 상부의 금속 배선이 완성된 상태에서 레이저를 조사했을 때, 하부에 형성된 0.18μm N-Mosfet 소자의 특성 변화를 나타낸 것이다.In other words, Figure 9 shows the change in characteristics of the 0.18μm N-Mosfet element formed at the bottom when the laser is irradiated with the upper metal wiring completed.
도 9를 보면, Transfer curve, Output curve, Threshold voltage, DIBL, Subthreshold swing 의 다섯 가지 항목에 대해 레이저 조사 전과 비교하여 조사 후에 특별한 성능 열화가 관측되지 않았다. 따라서 하부 Si 기반 CMOS 형성 후 금속 배선 및 비아 플러그에 레이저를 이용한 선택적 열경화를 진행하면 소자 성능의 열화 없이 비아 플러그의 접촉 저항을 효과적으로 감소시켜 완성된 칩(Chip)의 성능을 개선할 수 있다. 또한 하부 CMOS를 형성하고 상부에 또 다른 소자층을 형성하는 M3D 공정 기술에 적용될 경우, 기 형성된 금속 배선으로 인해 열처리 공정이 어려운 기존의 M3D 공정 제약 없이 선택적으로 금속 배선에 열경화를 적용할 수 있다.Looking at Figure 9, No particular performance degradation was observed after irradiation compared to before laser irradiation for the five items of transfer curve, output curve, threshold voltage, DIBL, and subthreshold swing. Therefore, by performing selective thermal curing using a laser on the metal wiring and via plug after forming the lower Si-based CMOS, the performance of the completed chip can be improved by effectively reducing the contact resistance of the via plug without deteriorating device performance. In addition, when applied to the M3D process technology that forms the lower CMOS and another device layer on the top, heat curing can be selectively applied to the metal wiring without the limitations of the existing M3D process, which makes heat treatment difficult due to the already formed metal wiring. .
이상에서 본 발명의 바람직한 실시 예에 대하여 설명하였으나, 본 발명은 상술한 특정의 실시 예에 한정되지 아니한다. 즉, 본 발명이 속하는 기술분야에서 통상의 지식을 가지는 자라면 첨부된 특허청구범위의 사상 및 범주를 일탈함이 없이 본 발명에 대한 다수의 변경 및 수정이 가능하며, 그러한 모든 적절한 변경 및 수정은 균등물들로 본 발명의 범위에 속하는 것으로 간주되어야 할 것이다.Although preferred embodiments of the present invention have been described above, the present invention is not limited to the specific embodiments described above. In other words, a person skilled in the art to which the present invention pertains can make numerous changes and modifications to the present invention without departing from the spirit and scope of the appended claims, and all such appropriate changes and modifications can be made. Equivalents should be considered as falling within the scope of the present invention.
A : CMOS 유닛
B : Contact chain
L : 그린 펄스 레이저A: CMOS unit
B: Contact chain
L: Green pulse laser
Claims (8)
(a) 기판을 제공하는 단계;
(b) 상기 기판 상에 산화막을 형성하는 단계;
(c) 상기 산화막을 식각하여 상기 기판을 외부로 노출시키는 개구부를 형성하는 단계;
(d) 전기적 접속을 위해 상기 개구부를 채워 비아 플러그를 형성하는 단계;
(e) 상기 비아 플러그 상에 금속 배선을 형성하는 단계; 및
(f) 상기 금속 배선에 레이저광을 적어도 한 번 조사하는 단계;를 포함하되,
상기 단계 (f)는,
상기 레이저광을 상기 금속 배선에 수직으로 조사하여 상기 금속 배선과 상기 비아 플러그의 접촉부에 간접적으로 열전달하는 것
을 특징으로 하는 반도체 소자의 제조 방법.
In the method of manufacturing a semiconductor device,
(a) providing a substrate;
(b) forming an oxide film on the substrate;
(c) etching the oxide film to form an opening exposing the substrate to the outside;
(d) filling the opening to form a via plug for electrical connection;
(e) forming a metal wire on the via plug; and
(f) irradiating laser light to the metal wiring at least once;
In step (f),
Irradiating the laser light perpendicularly to the metal wiring to indirectly transfer heat to the contact portion of the metal wiring and the via plug.
A method of manufacturing a semiconductor device characterized by a.
상기 레이저광은,
나노초의 펄스 폭을 포함하는 것
을 특징으로 하는 반도체 소자의 제조 방법.
According to paragraph 1,
The laser light is
Containing pulse widths of nanoseconds
A method of manufacturing a semiconductor device characterized by a.
상기 레이저광은,
470 이상 570nm 미만의 파장을 포함하는 것
을 특징으로 하는 반도체 소자의 제조 방법.
According to paragraph 1,
The laser light is
Contains wavelengths between 470 and 570 nm
A method of manufacturing a semiconductor device characterized by a.
상기 레이저광은,
0.1
을 특징으로 하는 반도체 소자의 제조 방법.
According to paragraph 1,
The laser light is
0.1
A method of manufacturing a semiconductor device characterized by a.
상기 레이저광은,
100ns 이하의 펄스 폭인 것
을 특징으로 하는 반도체 소자의 제조 방법.
According to paragraph 2,
The laser light is
Pulse width of 100ns or less
A method of manufacturing a semiconductor device characterized by a.
상기 레이저광은,
14ns의 펄스 폭인 것
을 특징으로 하는 반도체 소자의 제조 방법.
According to clause 5,
The laser light is
A pulse width of 14ns
A method of manufacturing a semiconductor device characterized by a.
상기 레이저광은,
532nm의 파장인 것
을 특징으로 하는 반도체 소자의 제조 방법.
According to paragraph 3,
The laser light is
One with a wavelength of 532nm
A method of manufacturing a semiconductor device characterized by a.
상기 기판 상에 형성되며, 금속 배선과 전기적 접속을 위한 비아 플러그를 포함하는 반도체층;을 포함하되,
상기 비아 플러그는,
레이저를 이용한 어닐링을 통해 내부의 보이드(void) 또는 심(seam)이 제거되는 것
을 특징으로 하는 반도체 소자.
Board; and
A semiconductor layer formed on the substrate and including a metal wiring and a via plug for electrical connection,
The via plug is,
Internal voids or seams are removed through annealing using a laser.
A semiconductor device characterized by a.
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| KR20200128968A (en) | 2019-05-07 | 2020-11-17 | 에스케이하이닉스 주식회사 | Manufacturing method of semiconductor device |
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2023
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